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公开(公告)号：CN118338675B
公开(公告)日：2024-09-06
申请号：CN202410751642.9
申请日：2024-06-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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公开(公告)号：CN118338675A
公开(公告)日：2024-07-12
申请号：CN202410751642.9
申请日：2024-06-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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公开(公告)号：CN117457720A
公开(公告)日：2024-01-26
申请号：CN202211068696.2
申请日：2022-09-02
Applicant: 北京超弦存储器研究院
IPC: H01L29/08 , H01L29/78 , H01L21/336
Abstract: 本公开是关于一种半导体器件及其制作方法，半导体器件包括：基底、形成于基底上的漏区、沟道区以及源区；源区包括位于沟道区一侧的第一掺杂区和位于第一掺杂区远离沟道区一侧的第二掺杂区；漏区包括位于沟道区一侧的第三掺杂区以及位于第三掺杂区远离沟道区一侧的第四掺杂区。本公开通过将源区以及漏区均设置为掺杂浓度不同的两个区域，使得半导体器件在关态时于源区和漏区形成较厚的耗尽区，有效地抑制了关态电流，降低了半导体器件功耗；另外，源区和漏区于远离沟道区形成高掺杂区域使得半导体器件的串联电阻降低，实现了提高饱和输出电流的目的，结合关态电流的抑制，达到了提高半导体器件的开关比的效果，使得高电荷的储存保持时间提高。
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公开(公告)号：CN119603957A
公开(公告)日：2025-03-11
申请号：CN202311161018.5
申请日：2023-09-08
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制作方法，制作方法包括以下步骤：提供初始结构，初始结构包括多个第一半导体柱；形成多个第二半导体柱，多个第二半导体柱沿第一方向排成多列，第二半导体柱和第一半导体柱相连，第二半导体柱包括沿远离第一半导体柱的方向依次设置的第一区域、第二区域和第三区域；形成字线，字线沿第一方向延伸并包覆沿第一方向排列的一列第二半导体柱的第二区域的侧壁；形成牺牲层，牺牲层沿第一方向在相邻的字线之间延伸，牺牲层至少填充相邻的字线之间的部分空间；形成顶部绝缘层覆盖牺牲层并填充相邻的两列第二半导体柱之间未被填充的空间；去除牺牲层，在牺牲层被去除的位置形成空气层，以降低相邻的字线之间的寄生电容。
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公开(公告)号：CN119170633A
公开(公告)日：2024-12-20
申请号：CN202310735758.9
申请日：2023-06-20
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种晶体管、半导体器件及其制造方法。在本申请实施例提供的晶体管中，通过在第一电极部的侧壁处设置功函数小于第一电极部的金属结构，使得第一电极部靠近金属结构的一端表面处、或与金属结构接触界面处的费米能级上移，使得金属结构的费米能级和第一电极部的费米能级在两者相互靠近处或接触的界面处相等或接近，从而带动第一电极部表面的导带和价带弯曲，使得第一电极部表面处载流子的浓度增大，从而能够降低第一电极部表面的电阻，进而在晶体管的第一电极部与位线连接的情况下，能够降低第一电极部的表面与位线之间的接触电阻，使之形成欧姆接触。同时，无需对第一电极部进行重度掺杂，能够提高晶体管的生产效率和成品率。
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Patent Agency Ranking
公开(公告)号：CN116190424B
公开(公告)日：2024-03-15
申请号：CN202211310252.5
申请日：2022-10-25
Applicant: 北京超弦存储器研究院
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 本公开提供一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括衬底、形成于衬底的沟道区以及位于沟道区两侧的源区和漏区，其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，第一沟道层覆盖部分源区和部分漏区，第二沟道层位于第一沟道层的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。本公开中的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。
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公开(公告)号：CN117423743A
公开(公告)日：2024-01-19
申请号：CN202211401256.4
申请日：2022-11-09
Applicant: 北京超弦存储器研究院
IPC: H01L29/78 , H01L27/092 , H01L21/8238 , H01L21/336
Abstract: 本申请实施例提供了一种N型及P型MOS管、MOS电路、芯片及其制作方法，该N型MOS管包括：由多层不同掺杂的硅或锗硅组成的第一基本结构，第一基本结构上具有在垂直方向具有贯穿孔的第一环形结构；位于第一环形结构内与第一环形结构绝缘的第一栅极；第一基本结构包括第一层第一掺杂浓度的N型Si；第一层第一掺杂浓度的N型Si上的一层P型Si或GeSi；P型Si或GeSi上的第二层第一掺杂浓度的N型Si；第一层第一掺杂浓度的N型Si和第二层第一掺杂浓度的N型Si一个作为源极，一个作为漏极；源极和漏极的第一掺杂浓度高于沟道区域的第二掺杂浓度。该实施例方案加工更简单，极大地提高了电路密度，并消除了浮体效应。
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公开(公告)号：CN119155995A
公开(公告)日：2024-12-17
申请号：CN202310717349.6
申请日：2023-06-16
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请涉及一种存储器及其制备方法、电子设备。该存储器包括多个有源柱，于衬底上沿第一方向排布呈行，且沿第二方向排布呈列；所述第一方向与所述第二方向相交；多个接触结构，分别设置于对应所述有源柱的顶部；其中，所述接触结构背离所述有源柱的顶面具有存储节点接触区；位于同一行且相邻的所述接触结构的所述存储节点接触区在所述第一方向和/或所述第二方向上错位排布。该存储器占据面积较小，能实现较高的存储密度。
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公开(公告)号：CN117545279A
公开(公告)日：2024-02-09
申请号：CN202210917659.8
申请日：2022-08-01
Applicant: 北京超弦存储器研究院
Inventor： 王文奇
Abstract: 本申请实施例提供了一种存储单元及其制备方法、存储器、电子设备，存储单元包括：衬底；晶体管，包括：源极、漏极、栅极和纳米片；磁性存储器，包括：第一磁性层、复合绝缘层和第二磁性层，复合绝缘层包括至少两个子绝缘层，相邻两个子绝缘层的绝缘材料不同；其中，栅极沿第一方向的长度不小于22纳米且不大于32纳米。本申请实施例通过设置复合绝缘层和限制栅极的有效长度进行优化，复合绝缘层包括至少两个子绝缘层，增加垂直磁各向异性，降低临界反转电流密度，从而提高存储单元的写入速度，限制栅极的有效长度，使得栅极在相同横截面积下电阻不至于过大，晶体管得以保持足够的输出电流，从而提高存储单元的写入速度。
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公开(公告)号：CN116190424A
公开(公告)日：2023-05-30
申请号：CN202211310252.5
申请日：2022-10-25
Applicant: 北京超弦存储器研究院
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 本公开提供一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括衬底、形成于衬底的沟道区以及位于沟道区两侧的源区和漏区，其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，第一沟道层覆盖部分源区和部分漏区，第二沟道层位于第一沟道层的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。本公开中的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。
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