公开(公告)号：CN111542883B

公开(公告)日：2025-02-14

申请号：CN201880083912.6

申请日：2018-12-13

Applicant: 株式会社半导体能源研究所

Inventor： 大贯达也 ,  松崎隆德 ,  加藤清 ,  山崎舜平

IPC: G11C14/00 ,  G11C11/405 ,  H10B12/00 ,  H10D30/67

Abstract: 提供一种新颖的存储装置。本发明是一种包括配置为行列状的多个存储单元的存储装置，各存储单元包括晶体管及电容器。晶体管包括具有隔着半导体层彼此重叠的区域的第一栅极及第二栅极。存储装置具有以“写入模式”、“读出模式”、“刷新模式”及“NV模式”工作的功能。在“刷新模式”中，在读出存储单元所保持的数据之后，以第一时间将数据再次写入到该存储单元。在“NV模式”中，在读出存储单元所储存的数据之后，以第二时间将数据再次写入到该存储单元，然后对第二栅极供应将晶体管变为关闭状态的电位。通过以“NV模式”工作，即使停止向存储单元的供电，也可以长期间储存数据。可以将多值数据储存在存储单元中。

公开(公告)号：CN118160023A

公开(公告)日：2024-06-07

申请号：CN202280071494.5

申请日：2022-10-17

Applicant: 株式会社半导体能源研究所

Inventor： 松崎隆德 ,  大贯达也 ,  加藤清 ,  冈本佑树 ,  山崎舜平

IPC: G09F9/00 ,  G09G3/20 ,  G09G3/3233 ,  G09F9/30 ,  H10B12/00 ,  H10B41/70 ,  H10K59/00 ,  G11C11/405 ,  H01L29/786 ,  H10K50/00

Abstract: 提供一种新颖的显示装置。该显示装置包括第一层及第一层上的第二层。第一层包括功能电路。第二层包括具有多个像素的显示部及具有多个存储单元的存储部。多个像素分别包括像素电路及像素电路上的发光元件。功能电路包括显示部驱动电路及控制电路。存储部具有储存通过显示部驱动电路输出到显示部的图像数据的功能。存储单元包括用来保持对应于图像数据的电位的第一晶体管及用来读出电位的第二晶体管，第一晶体管设置在第二层中，第二晶体管设置在第一层中。

公开(公告)号：CN111542880A

公开(公告)日：2020-08-14

申请号：CN201980007097.X

申请日：2019-01-11

Applicant: 株式会社半导体能源研究所

Inventor： 国武宽司 ,  本田龙之介 ,  热海知昭

IPC: G11C11/4074 ,  G11C5/14 ,  G11C7/04 ,  G11C11/405 ,  G11C29/50 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/786

Abstract: 提供一种可以取得晶体管的阈值电压的半导体装置。半导体装置包括第一晶体管、第一电容器、第一输出端子、第一开关以及第二开关。第一晶体管的栅极与源极电连接。第一电容器的第一端子与源极电连接。第一电容器的第二端子及第一输出端子与第一晶体管的背栅极电连接。第一开关控制向背栅极的第一电压的输入。第一晶体管的漏极被输入第二电压。第二开关控制向源极的第三电压的输入。

公开(公告)号：CN105702631B

公开(公告)日：2019-05-28

申请号：CN201610231158.9

申请日：2010-12-02

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  小山润 ,  加藤清

IPC: H01L21/8242 ,  H01L27/108 ,  H01L27/115 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  G11C11/402 ,  G11C11/405

CPC classification number: H01L27/105 ,  G11C16/0425 ,  G11C16/0433 ,  H01L21/84 ,  H01L27/108 ,  H01L27/11517 ,  H01L27/1156 ,  H01L27/1214 ,  H01L27/1225 ,  H01L27/13

Abstract: 本发明的半导体器件，包括源极线、位线、第一信号线、第二信号线、字线、并联连接在该源极线和位线之间的存储单元、电连接至该源极线和位线的第一驱动器电路、电连接至第一信号线的第二驱动器电路、电连接至第二信号线的第三驱动器电路、电连接至第二信号线的第三驱动器电路、以及电连接至字线的第四驱动器电路。该存储单元包括包含第一栅电极、第一源电极、以及第一漏电极的第一晶体管，包含第二栅电极、第二源电极、以及第二漏电极的第二晶体管、以及电容器。第二晶体管包括氧化物半导体材料。

公开(公告)号：CN108701474A

公开(公告)日：2018-10-23

申请号：CN201780014241.3

申请日：2017-03-06

Applicant: 株式会社半导体能源研究所

Inventor： 黑川义元

IPC: G11C7/12 ,  G06G7/60 ,  G11C11/405

CPC classification number: G06N3/0635 ,  G06N3/0454 ,  G06N3/063 ,  G06N3/08 ,  G11C5/063 ,  G11C5/147 ,  G11C7/1006 ,  G11C7/16 ,  G11C11/403 ,  G11C2207/104 ,  H01L27/1225 ,  H01L27/1255 ,  H01L29/7869

Abstract: 提供一种能够进行积和运算的半导体装置。一种包括第一存储单元、第二存储单元以及偏置电路的半导体装置。第一存储单元保持第一模拟数据，而第二存储单元保持参考模拟数据。第一存储单元和第二存储单元在被供应作为选择信号的参考电位时分别供应第一电流和第二电流。偏置电路具有产生相当于第一电流与第二电流之间的差值电流的第三电流的功能。在半导体装置中，第一存储单元和第二存储单元在被供应作为选择信号的对应于第二模拟数据的电位时分别供应第四电流和第五电流。通过从第四电流与第五电流之间的差值电流减去第三电流，得到根据第一模拟数据与第二模拟数据的积之和的电流。

公开(公告)号：CN104681079B

公开(公告)日：2018-02-02

申请号：CN201510081061.X

申请日：2010-10-20

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  小山润 ,  加藤清

IPC: G11C11/405 ,  G11C11/56 ,  H01L21/822 ,  H01L27/06 ,  H01L27/105 ,  H01L27/11551 ,  H01L27/1156 ,  H01L27/12

CPC classification number: H01L27/1052 ,  G11C5/06 ,  G11C7/12 ,  G11C11/404 ,  G11C11/405 ,  G11C11/565 ,  G11C16/0408 ,  G11C16/10 ,  G11C2211/4016 ,  H01L21/02554 ,  H01L21/02565 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/108 ,  H01L27/11521 ,  H01L27/11551 ,  H01L27/1156 ,  H01L27/1203 ,  H01L27/1207 ,  H01L27/1225 ,  H01L29/263 ,  H01L29/7869

Abstract: 本发明涉及半导体装置及用于驱动半导体装置的方法。所公开的是用作多值化存储器设备的半导体器件，包括：串联连接的存储单元；选择存储单元并驱动第二信号线和字线的驱动器电路；选择写入电位中的任意并将其输出至第一信号线的驱动器电路；比较位线的电位和参考电位的读取电路；以及产生写入电位和参考电位的电位产生电路。一个存储单元包括：连接至位线和源线的第一晶体管；连接至第一和第二信号线的第二晶体管；以及连接至字线、位线、以及源线的第三晶体管。第二晶体管包括氧化物半导体层。第一晶体管的栅电极连接至第二晶体管的源和漏电极中的一个。

公开(公告)号：CN104205228B

公开(公告)日：2016-09-07

申请号：CN201380017338.1

申请日：2013-02-14

Applicant: 夏普株式会社

Inventor： 山内祥光

IPC: G11C11/405 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/786

CPC classification number: H01L27/11526 ,  G11C11/403 ,  G11C11/4074 ,  G11C16/0408 ,  G11C16/0433 ,  G11C16/10 ,  H01L27/115 ,  H01L27/1156 ,  H01L27/1225 ,  H01L29/7869

Abstract: 提供包括不受阈值电压的偏差的影响且实现了高性能化的氧化物半导体绝缘栅型FET的半导体存储装置。在存储单元(MC)中，第1晶体管元件(T1)的栅极、第2晶体管元件(T2)的源极以及电容元件(Cm)的一端相互连接而形成存储节点(Nm)，第1晶体管元件(T1)的漏极和第2晶体管元件(T2)的漏极相互连接而形成控制节点(Nc)，在排列于同一列的各存储单元(MC)中，控制节点(Nc)与在列方向延伸的共用的第1控制线(CL)连接，第1晶体管元件(T1)的源极与在列方向延伸的共用的数据信号线(DL)连接，第2晶体管元件的栅极与单个第1选择线(WL)连接，电容元件(Cm)的另一端与单个第2选择线(GL)连接，按每个第1控制线(CL)具备一端与第1控制线(CL)连接、另一端与电压供应线(VL)连接的开关元件(SE)。

公开(公告)号：CN105914209A

公开(公告)日：2016-08-31

申请号：CN201610081971.2

申请日：2010-10-07

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平

IPC: H01L27/105 ,  H01L27/115 ,  H01L27/12 ,  H01L21/8258 ,  G11C11/405 ,  G11C16/04

CPC classification number: H01L27/105 ,  G11C11/405 ,  G11C16/0433 ,  H01L21/02664 ,  H01L21/46 ,  H01L21/8258 ,  H01L27/0207 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1156 ,  H01L27/1225 ,  H01L28/60 ,  H01L29/06 ,  H01L29/7833 ,  H01L29/7869 ,  H01L29/78693

Abstract: 揭示了一种能够用作存储器件的半导体器件。存储器件包括多个存储单元，并且各个存储单元包含第一晶体管和第二晶体管。第一晶体管设置在包含半导体材料的衬底上并具有在衬底中的沟道形成区。第二晶体管具有氧化物半导体层。第一晶体管的栅电极与第二晶体管的源电极和漏电极中的一个彼此电连接。第二晶体管的极低的截止电流允许存储在存储单元中的数据即使在不供电的情况下也能保持相当长的时间。

公开(公告)号：CN103871452A

公开(公告)日：2014-06-18

申请号：CN201410048469.2

申请日：2007-07-06

Applicant: S.阿夸半导体有限公司

Inventor： G·R·莫汉·拉奥

IPC: G11C7/12 ,  G11C11/405 ,  G11C11/4076 ,  G11C11/4094

CPC classification number: G11C5/005 ,  G11C7/12 ,  G11C7/18 ,  G11C11/405 ,  G11C11/4094 ,  G11C11/4097

Abstract: 一种方法，包括：由包括多个存储单元和与其相关联的多条位线的存储器接收用于对所述多个存储单元的第一子组执行第一操作的第一命令；响应于接收第一命令，发起选择性预充电操作，导致多条位线中耦合到多个存储单元的第一子组的子组的预充电状态，多条位线的子组包括的位线少于多条位线；由存储器接收用于对多个存储单元的第二子组执行第二操作的第二命令，其中多个存储单元的第二子组不同于多个存储单元的第一子组，并且多个存储单元的第二子组耦合到多条位线的子组；以及响应于接收第二命令，对多个存储单元的第二子组执行第二操作，第二操作发生在多条位线的子组保持在响应于接收第一命令而发起的选择性预充电操作所导致的预充电状态的期间。

公开(公告)号：CN101488749B

公开(公告)日：2011-04-27

申请号：CN200910045201.2

申请日：2009-01-13

Applicant: 上海应用技术学院

Inventor： 孙海云 ,  王峰 ,  俞义华 ,  袁小波

IPC: H03K21/10 ,  G11C11/405

Abstract: 本发明涉及一种高速动态伪随机计数装置，以伪随机序列的方式构造了数字电路中常用的计数器单元，计数值呈现强伪随机特征，并且运行效率高，具有运算速度与计数长度无关特点，电路实现简单，适合于CMOS工艺实现的独特优点。