公开(公告)号：CN1812123B

公开(公告)日：2012-06-13

申请号：CN200510023017.X

申请日：2005-10-28

Applicant: 英特尔公司

Inventor： B·多伊尔 ,  S·达塔 ,  J·布拉斯克 ,  J·卡瓦利罗斯 ,  A·马朱姆达 ,  M·拉多萨夫耶维克 ,  R·仇

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  B82Y10/00 ,  B82Y30/00 ,  H01L21/76 ,  H01L21/823418 ,  H01L21/823425 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/0895 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7834

Abstract: 本发明的一实施例涉及具有低截止漏电流的半导体器件的制造方法。第一器件的栅极结构形成在具有硬掩模的衬底层上。沟道在栅极结构下面形成并具有一定宽度用于支撑栅极结构。在衬底层上淀积一层氧化物或介电层。在氧化物层上淀积一层掺杂多晶硅层。在第一器件与相邻器件之间的掺杂多晶硅层上形成一凹陷结区。

公开(公告)号：CN102088036A

公开(公告)日：2011-06-08

申请号：CN201010537744.9

申请日：2010-11-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李宗霖 ,  叶致锴 ,  张长昀 ,  袁锋

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/66666 ,  H01L21/76 ,  H01L21/823431 ,  H01L27/0886 ,  H01L29/66795 ,  H01L29/785

Abstract: 一种集成电路结构，包括：一半导体基板；以及一鳍式场效应晶体管，位于该半导体基板之上。该鳍式场效应晶体管包括一半导体鳍状物；一栅介电层，位于该半导体鳍状物的一顶面与数个侧壁之上；一栅电极，位于该栅介电层之上；以及一源极/漏极区，位于该半导体鳍状物的一端。一第一对浅沟槽隔离区，包括位于该源极/漏极区的一部的正下方的多部。该第一对浅沟槽隔离物具有一第一顶面。一第二对浅沟槽隔离区，包括位于该栅电极的正下方的多部。该第二对浅沟槽隔离物具有高于该第一顶面的一第二顶面。本发明可减少于硅化物区处的电流聚集效应。

公开(公告)号：CN108886055A

公开(公告)日：2018-11-23

申请号：CN201780017010.8

申请日：2017-02-02

Applicant: 三菱电机株式会社

Inventor： 须贺原和之 ,  冈部博明 ,  吉田基

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/76 ,  H01L21/768 ,  H01L23/522 ,  H01L29/12 ,  H01L29/739

CPC classification number: H01L21/28 ,  H01L21/3205 ,  H01L21/76 ,  H01L21/768 ,  H01L23/522 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明涉及半导体装置，具备：半导体层，配置于半导体基板上；第1半导体区域，设置于半导体层的上层部；第2半导体区域，设置于第1半导体区域的上层部；栅极绝缘膜；栅电极；第1主电极，设置于覆盖栅电极的层间绝缘膜上，经由接触孔而与第2半导体区域电连接；以及第2主电极，配置于半导体基板的第2主面上，第1主电极具有：基底电极膜，经由接触孔而与第2半导体区域连接；以及铜膜，设置于基底电极膜上，铜膜在至少一部分中包括其晶体粒径比铜膜的其它部分小的应力缓和层。

公开(公告)号：CN108695230A

公开(公告)日：2018-10-23

申请号：CN201810288229.8

申请日：2018-04-03

Applicant: 格芯公司

Inventor： 臧辉 ,  李在坤

IPC: H01L21/76 ,  H01L29/78 ,  H01L27/06

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L21/823412 ,  H01L21/823481 ,  H01L29/0646 ,  H01L29/0653 ,  H01L29/1079 ,  H01L29/165 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/775 ,  H01L29/78696 ,  H01L21/76 ,  H01L27/06 ,  H01L29/78

Abstract: 本发明揭露具有二极管隔离的堆栈式纳米片场效应晶体管，涉及场效应晶体管的结构及涉及场效应晶体管的结构的形成方法。提供具有第一导电类型的衬底。在该衬底上形成具有第二导电类型的第一半导体层。在该第一半导体层上形成具有第一导电类型的第二半导体层。形成场效应晶体管，其包括在该第二半导体层上的垂直堆栈中配置有多个纳米片通道层的鳍片、以及绕着该等纳米片通道层环绕的栅极结构。该第一半导体层与该衬底的一部分界定第一p‑n接面，并且该第二半导体层与该第一半导体层界定第二p‑n接面。该第一p‑n接面及该第二p‑n接面配置成与该栅极结构及该等纳米片通道层垂直对准。

公开(公告)号：CN108352359A

公开(公告)日：2018-07-31

申请号：CN201780004060.2

申请日：2017-01-12

Applicant: 日立汽车系统株式会社

Inventor： 和田真一郎 ,  池个谷克己

IPC: H01L21/822 ,  H01L21/336 ,  H01L21/76 ,  H01L27/04 ,  H01L27/12 ,  H01L29/786 ,  H03K17/687

CPC classification number: H01L21/76 ,  H01L21/822 ,  H01L27/04 ,  H01L27/12 ,  H01L29/786 ,  H03K17/0822

Abstract: 本发明提供能够提高低侧晶体管的放热性并且抑制高侧晶体管的基板偏置效应的半导体装置。高侧NMOS晶体管(101)形成于SOI基板(30)的表面区域(S1)。沟槽(41)围绕高侧NMOS晶体管(101)。SiO2(第一绝缘体)填埋沟槽(41)。低侧NMOS晶体管(102)形成于沟槽(41)周围的SOI基板(30)的表面区域(S2)。使侧面(Sf)露出，所述侧面(Sf)连接形成低侧NMOS晶体管(102)的区域(S2)和SOI基板(30)的背面。

公开(公告)号：CN108305876A

公开(公告)日：2018-07-20

申请号：CN201710019383.0

申请日：2017-01-11

Applicant: 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

Inventor： 林哲平 ,  詹电鍼 ,  詹书俨 ,  王永铭 ,  何建廷

IPC: H01L27/108 ,  H01L29/06 ,  H01L21/8242

CPC classification number: H01L27/10891 ,  H01L21/02164 ,  H01L21/31155 ,  H01L21/76 ,  H01L27/10805 ,  H01L27/10847 ,  H01L29/0607

Abstract: 本发明公开一种半导体元件及其制作方法，包括提供包括一导电类型的主动区以及隔离结构的基底，隔离结构围绕主动区；在基底上形成字符线沟槽，贯穿主动区；以及，在字符线沟槽两侧的主动区中分别形成两掺杂区，各掺杂区与字符线沟槽的底面位于同一水平面，且各掺杂区包括该导电类型的掺质或本征半导体掺质。

公开(公告)号：CN108121848A

公开(公告)日：2018-06-05

申请号：CN201711022318.X

申请日：2017-10-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨荣展 ,  江庭玮 ,  黄正仪 ,  庄惠中 ,  卢麒友 ,  斯帝芬·鲁苏

IPC: G06F17/50

CPC classification number: H01L21/76 ,  G06F17/5077 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5286 ,  H01L2924/0002 ,  H03K19/094

Abstract: 一种集成电路结构包括导轨组、第一组导电结构和第二组导电结构和第一组通孔。该导轨组在第一方向上延伸并且位于第一层级处。该导轨组中的每个导轨在第二方向上彼此分离。第一组导电结构在第二方向上延伸，与导轨组重叠并且位于第二层级处。第一组通孔位于导轨组和第一组导电结构之间。第一组通孔中的每个位于第一组导电结构中的每个与导轨组中的每个重叠的位置处。第一组通孔将第一组导电结构连接至导轨组。第二组导电结构位于导轨组之间。本发明还提供了集成电路的系统及其形成方法。

公开(公告)号：CN107785305A

公开(公告)日：2018-03-09

申请号：CN201610796651.5

申请日：2016-08-31

Applicant: 无锡华润上华科技有限公司

Inventor： 顾炎 ,  程诗康 ,  张森

IPC: H01L21/762 ,  H01L27/085

CPC classification number: H01L21/76 ,  H01L21/762 ,  H01L27/085

Abstract: 本发明涉及一种集成耗尽型结型场效应晶体管的器件，包括JFET区、功率器件区、设于器件背面的第一导电类型的漏极、及设于漏极朝向器件正面的面上的第一导电类型区，JFET区和功率器件区共享漏极和第一导电类型区，JFET区和功率器件区的交界处形成有隔离结构，隔离结构包括第二导电类型的隔离阱和设于隔离阱表面的绝缘注入阻挡层。本发明在JFET区和功率器件区的交界处采用一个较深的第二导电类型的隔离阱进行隔离，在推阱时使其有着足够的结深，这样漏电路径大大加长，起到了良好的隔离效果，该隔离阱的横向距离可以做到很短，大大节约了整个集成器件的面积。该隔离阱可以与结终端扩展技术相兼容，无需增加额外的光刻版。

公开(公告)号：CN105308754B

公开(公告)日：2018-02-13

申请号：CN201480032559.0

申请日：2014-11-10

Applicant: 富士电机株式会社

Inventor： 八尾典明 ,  阿部和

IPC: H01L29/861 ,  H01L21/329 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L23/34 ,  H01L21/26513 ,  H01L21/76 ,  H01L27/0248 ,  H01L29/04 ,  H01L29/0696 ,  H01L29/16 ,  H01L29/66136 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/868 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体装置包括：设置于绝缘膜(7)上的、由第一导电型的薄膜半导体层(14)构成的阴极区域(14A)；在绝缘膜上以与阴极区域构成pn结的方式设置的、由第二导电型的薄膜半导体层(15)构成的阳极区域(15A)；覆盖阴极区域(14A)和阳极区域(15A)的层间绝缘膜(16)；设置于层间绝缘膜上、经由贯穿层间绝缘膜的第一接触孔(18)与阴极区域连接的阴极电极(21)；和设置于层间绝缘膜上、经由贯穿层间绝缘膜的第二接触孔(19)与阳极区域连接的阳极电极(22)，从靠近pn结的界面(23)一侧的第一接触孔的端部至界面的电流路径的长度和从靠近界面一侧的第二接触孔的端部至界面的电流路径的长度中的、阴极区域和上述阳极区域中方块电阻较大的区域的电流路径的长度较短。

公开(公告)号：CN107615487A

公开(公告)日：2018-01-19

申请号：CN201680028501.8

申请日：2016-05-20

Applicant: 索尼公司

Inventor： 高桥裕嗣

IPC: H01L27/146 ,  H01L21/76 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/14 ,  H04N5/369

CPC classification number: H01L27/1463 ,  H01L21/76 ,  H01L21/76224 ,  H01L21/8238 ,  H01L21/823878 ,  H01L27/092 ,  H01L27/14 ,  H01L27/146 ,  H01L27/14621 ,  H01L27/14623 ,  H01L27/14627 ,  H01L27/14634 ,  H01L27/14689 ,  H04N5/369 ,  H04N5/378

Abstract: 本发明涉及能够在抑制图像质量的任何下降的同时抑制像素尺寸的任何增加的成像元件和电子器件、制造设备以及制造方法。例如，成像元件包括元件隔离区域，元件隔离区域由绝缘体构成并且贯穿半导体层，半导体层具有形成在像素中的晶体管，像素包括用于光电转换入射光的光电转换部。另外，例如，电子器件包括成像部，成像部具有元件分离区域，元件隔离区域由绝缘体形成并且贯穿半导体层，半导体层具有形成在像素中的晶体管，像素包括用于光电转换入射光的光电转换部。本发明不仅可适用于成像元件和电子器件，例如，还可适用于用于制造根据本发明的成像元件和电子器件的制造设备和制造方法。