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公开(公告)号：CN109494192B
公开(公告)日：2020-10-09
申请号：CN201710811028.7
申请日：2017-09-11
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
摘要： 本发明公开一种半导体元件以及其制作方法。该半导体元件的制作方法，包含在一基底上形成第一掩模图案，其沿着第二方向延伸并沿着第一方向间隔排列，且裸露出部分的第一绝缘层、移除第一绝缘层裸露的部分，以于第一绝缘层内形成多个凹槽、对该些凹槽表面进行一表面处理制作工艺、在该多个凹槽中填满第二绝缘层，且裸露出部分的该第一绝缘层、移除第一绝缘层裸露的部分，以于基底上形成一网目型隔离结构、以及在网目型隔离结构的开口中形成存储电极接触插塞。
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公开(公告)号：CN109494192A
公开(公告)日：2019-03-19
申请号：CN201710811028.7
申请日：2017-09-11
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
摘要： 本发明公开一种半导体元件以及其制作方法。该半导体元件的制作方法，包含在一基底上形成第一掩模图案，其沿着第二方向延伸并沿着第一方向间隔排列，且裸露出部分的第一绝缘层、移除第一绝缘层裸露的部分，以于第一绝缘层内形成多个凹槽、对该些凹槽表面进行一表面处理制作工艺、在该多个凹槽中填满第二绝缘层，且裸露出部分的该第一绝缘层、移除第一绝缘层裸露的部分，以于基底上形成一网目型隔离结构、以及在网目型隔离结构的开口中形成存储电极接触插塞。
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公开(公告)号：CN109427652A
公开(公告)日：2019-03-05
申请号：CN201710770218.9
申请日：2017-08-31
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/768 , H01L23/528 , H01L27/108
摘要： 本发明公开一种埋入式字符线结构的制作方法和结构，其制作方法包含：首先，提供一基底，一字符线沟槽位于基底中，二源极/漏极掺杂区位于字符线沟槽两侧的基底中，然后形成一氧化硅层覆盖字符线沟槽，之后形成一氮化钛层覆盖氧化硅层，接着进行一斜角掺质注入制作工艺，将硅原子注入氮化钛层中使得部分的氮化钛层转变为一氮硅化钛层，接续形成一导电层于字符线沟槽中，再移除部分的导电层、部分的氮硅化钛层、部分氧化硅以形成一凹槽，最后形成一帽盖层填入凹槽。
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公开(公告)号：CN108231787A
公开(公告)日：2018-06-29
申请号：CN201611198365.5
申请日：2016-12-22
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/11568
CPC分类号： H01L27/10814 , H01L21/02178 , H01L21/02189 , H01L21/02194 , H01L21/022 , H01L21/02356 , H01L27/10852 , H01L28/40 , H01L27/115
摘要： 本发明公开一种介电结构以及其制作方法和存储器结构。介电结构包括介电层以及设置于介电层中的多个结晶粒。介电层包括第一高介电常数介电材料。各结晶粒包括第二高介电常数介电材料，其中各第一结晶粒具有结晶结构，使得各结晶粒的介电常数大于第一高介电常数介电材料的介电常数与20。通过退火工艺于介电层中形成结晶粒可提升介电结构的整体介电常数，并提升存储器结构存储电荷的容量。
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公开(公告)号：CN109427687B
公开(公告)日：2021-02-09
申请号：CN201710785056.6
申请日：2017-09-04
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种半导体元件的制作方法，其步骤包含：提供一电容结构、在该电容结构上形成一导体层、对该导体层进行氢掺杂制作工艺、该氢掺杂制作工艺之后在该导体层上形成一金属层、及图形化该金属层、该导体层，形成一上电极板。
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公开(公告)号：CN109216433A
公开(公告)日：2019-01-15
申请号：CN201710537348.8
申请日：2017-07-04
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L29/06 , H01L21/28 , H01L29/423
摘要： 本发明公开一种埋入式字符线和鳍状结构上栅极的制作方法，该埋入式字符线的制作方法为，首先形成一沟槽于一基底，接着进行一沉积制作工艺，以在沟槽的内侧的一侧壁和一底部形成一硅材料层，在沉积制作工艺后，在沟槽内形成一栅极介电层，最后形成一导电层填入沟槽。
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公开(公告)号：CN108389848A
公开(公告)日：2018-08-10
申请号：CN201710063727.8
申请日：2017-02-03
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L23/64 , H01L21/8242 , H01L21/8244
CPC分类号： H01L28/84 , H01L27/10808 , H01L27/10852 , H01L28/90 , H01L28/91 , H01L21/8239 , H01L27/1085 , H01L27/1104
摘要： 本发明公开一种下电极的制作方法，包含首先提供一介电层，然后进行一原子层沉积制作工艺以形成一下电极材料层于介电层上，之后进行一氧化制作工艺，部分氧化下电极材料层，被氧化的下电极材料层转化成一氧化层，未被氧化的下电极材料层成为一下电极，下电极的上表面包含多个丘陵状轮廓，最后移除氧化层。
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公开(公告)号：CN108364911A
公开(公告)日：2018-08-03
申请号：CN201710061438.4
申请日：2017-01-26
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/1087 , H01L27/10829 , H01L27/10855 , H01L27/10888 , H01L28/60 , H01L27/10805 , H01L27/10847
摘要： 本发明公开一种半导体存储装置以及其制作方法。在具有多个主动区的半导体基底上形成多个存储节点接触，各存储节点接触与多个主动区中的至少一个接触，各存储节点接触具有一凹陷上表面，凹陷上表面的最高点与最低点之间于一垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。通过具有凹陷上表面的存储节点接触，可降低形成于存储节点接触上的其他导电结构与存储节点接触之间的接触阻抗，由此改善半导体存储装置的电性操作状况。
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公开(公告)号：CN108305876A
公开(公告)日：2018-07-20
申请号：CN201710019383.0
申请日：2017-01-11
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L29/06 , H01L21/8242
CPC分类号： H01L27/10891 , H01L21/02164 , H01L21/31155 , H01L21/76 , H01L27/10805 , H01L27/10847 , H01L29/0607
摘要： 本发明公开一种半导体元件及其制作方法，包括提供包括一导电类型的主动区以及隔离结构的基底，隔离结构围绕主动区；在基底上形成字符线沟槽，贯穿主动区；以及，在字符线沟槽两侧的主动区中分别形成两掺杂区，各掺杂区与字符线沟槽的底面位于同一水平面，且各掺杂区包括该导电类型的掺质或本征半导体掺质。
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公开(公告)号：CN109326595B
公开(公告)日：2021-03-09
申请号：CN201710637712.8
申请日：2017-07-31
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明公开一种半导体元件及其制作方法。该半导体元件包含：一半导体基底，其上具有一栅极沟槽，该栅极沟槽包含一上沟槽及一下沟槽，其中该上沟槽较该下沟槽宽；一栅极，嵌入于该栅极沟槽中，其中该栅极包含一栅极上部及一栅极下部；一第一栅极介电层，设于该栅极上部与该上沟槽的侧壁之间，其中该第一栅极介电层具有一第一厚度；及一第二栅极介电层，设于该栅极下部与该下沟槽的侧壁之间，其中该第二栅极介电层具有一第二厚度，且该第二厚度小于该第一厚度。
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