公开(公告)号：CN109427652B

公开(公告)日：2020-08-18

申请号：CN201710770218.9

申请日：2017-08-31

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 林哲平 ,  林冠君 ,  许启茂 ,  詹书俨 ,  邹世芳 ,  吕佐文 ,  詹电针 ,  张峰溢 ,  颜士贵 ,  李甫哲

IPC分类号： H01L21/768 ,  H01L23/528 ,  H01L27/108

摘要： 本发明公开一种埋入式字符线结构的制作方法和结构，其制作方法包含：首先，提供一基底，一字符线沟槽位于基底中，二源极/漏极掺杂区位于字符线沟槽两侧的基底中，然后形成一氧化硅层覆盖字符线沟槽，之后形成一氮化钛层覆盖氧化硅层，接着进行一斜角掺质注入制作工艺，将硅原子注入氮化钛层中使得部分的氮化钛层转变为一氮硅化钛层，接续形成一导电层于字符线沟槽中，再移除部分的导电层、部分的氮硅化钛层、部分氧化硅以形成一凹槽，最后形成一帽盖层填入凹槽。

公开(公告)号：CN110085591A

公开(公告)日：2019-08-02

申请号：CN201810072028.4

申请日：2018-01-25

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 林冠君 ,  黄信富 ,  陈威志

IPC分类号： H01L27/11517 ,  H01L27/11563

摘要： 本发明公开一种制作半导体结构的方法，包含：提供一基底；在该基底上形成一位线，其中该位线包含一钨金属层及一上盖层，该上盖层位于该钨金属层上；以及进行一低温物理气相沉积制作工艺，沉积一氮化硅间隙壁层覆盖该位线与该基底，其中该氮化硅间隙壁层直接接触该钨金属层。其中该低温物理气相沉积制作工艺是在200～400℃下进行。

公开(公告)号：CN109427652A

公开(公告)日：2019-03-05

申请号：CN201710770218.9

申请日：2017-08-31

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 林哲平 ,  林冠君 ,  许启茂 ,  詹书俨 ,  邹世芳 ,  吕佐文 ,  詹电针 ,  张峰溢 ,  颜士贵 ,  李甫哲

IPC分类号： H01L21/768 ,  H01L23/528 ,  H01L27/108

摘要： 本发明公开一种埋入式字符线结构的制作方法和结构，其制作方法包含：首先，提供一基底，一字符线沟槽位于基底中，二源极/漏极掺杂区位于字符线沟槽两侧的基底中，然后形成一氧化硅层覆盖字符线沟槽，之后形成一氮化钛层覆盖氧化硅层，接着进行一斜角掺质注入制作工艺，将硅原子注入氮化钛层中使得部分的氮化钛层转变为一氮硅化钛层，接续形成一导电层于字符线沟槽中，再移除部分的导电层、部分的氮硅化钛层、部分氧化硅以形成一凹槽，最后形成一帽盖层填入凹槽。