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公开(公告)号：CN109952654A
公开(公告)日：2019-06-28
申请号：CN201780069522.9
申请日：2017-11-14
Applicant: 东京毅力科创株式会社
Abstract: 一种制造半导体装置的方法，包括提供在其上具有层状鳍结构的衬底。所述层状鳍结构包括基底鳍部分、设置在所述基底鳍部分上的牺牲部分和设置在所述牺牲部分上的沟道部分。在所述衬底上在所述层状鳍结构上方提供掺杂源膜，并且使掺杂材料从所述掺杂源膜扩散到所述层状鳍结构的除所述沟道部分之外的一部分中，以在所述层状鳍结构中形成扩散掺杂区。在所述衬底上在所述层状鳍结构的至少所述扩散掺杂区上方提供隔离材料。
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公开(公告)号：CN108780777A
公开(公告)日：2018-11-09
申请号：CN201780017126.1
申请日：2017-02-02
Applicant: 东京毅力科创株式会社
IPC: H01L21/768 , H01L21/3205
CPC classification number: H01L21/76897 , H01L21/0332 , H01L21/0337 , H01L21/76801 , H01L21/76811 , H01L21/76816 , H01L21/76883
Abstract: 本文的技术包括对基底进行图案化的方法、比如用于后段制程(BEOL)金属化处理的对基底进行图案化的方法。本文的技术能够实现完全自对准的通孔和线。本文的处理包括使用选择性沉积、保护性膜和组合蚀刻掩模来对基底进行精确地图案化。在具有未被覆盖的金属材料部分和未被覆盖的电介质材料部分的基底中，电介质材料向上增长而不覆盖金属材料。该凸起的电介质材料被以保形的方式保护并且被用在后续的图案化步骤中以对通孔和线安置进行对准。这种组合减小了叠置误差。
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公开(公告)号：CN108028268A
公开(公告)日：2018-05-11
申请号：CN201680051368.8
申请日：2016-07-28
Applicant: 东京毅力科创株式会社
IPC: H01L29/66 , H01L29/417 , H01L21/033 , H01L21/8234
Abstract: 本文中的技术提供了用于鳍片和纳米线的精确切割，而不需要伪栅极对来补偿上覆未对准。本文的技术包括使用蚀刻掩模来去除栅极结构的指定部分以限定具有鳍片结构、纳米线等的沟槽或敞开空间。未被覆盖的鳍片结构被蚀刻掉或以其他方式从沟槽区段去除。限定沟槽的蚀刻掩模和材料提供用于去除未被覆盖的鳍片部分的组合蚀刻掩模。随后，用电介质材料填充沟槽段。在不需要伪栅极对的情况下，给定的基片可以显著地装配每单位面积更多的电子器件。
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公开(公告)号：CN114631180B
公开(公告)日：2025-05-13
申请号：CN202080073454.5
申请日：2020-08-20
Applicant: 东京毅力科创株式会社
IPC: H01L23/528 , H01L23/535 , H01L23/522 , H01L21/768
Abstract: 一种半导体器件包括第一电源轨、第一电力输入结构、电路和第一中段轨。该第一电源轨形成在衬底上的第一隔离沟槽内的第一轨开口中。该第一电力输入结构被配置为与半导体器件外部的电源的第一端子连接以从该电源接收电力。该电路在衬底上由第一电源轨与第一电力输入结构之间的层形成。第一中段轨由形成该电路的这些层中的一层或多层形成。第一中段轨被配置为将来自第一电力输入结构的电力输送到第一电源轨，并且第一电源轨将电力提供给该电路以供操作。
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公开(公告)号：CN112956024B
公开(公告)日：2024-09-10
申请号：CN201980071531.0
申请日：2019-10-29
Applicant: 东京毅力科创株式会社
IPC: H01L27/06 , H01L27/088 , H10B10/00 , H10B69/00
Abstract: 一种三维(3D)集成电路(IC)包括具有衬底表面的衬底、设置在该衬底中的电力轨、以及第一半导体器件层级，该第一半导体器件层级设置在该衬底中并且沿着该衬底的厚度方向位于该电力轨之上。布线层级设置在该衬底中，并且第二半导体器件层级设置在该衬底中并沿着该厚度方向位于该布线层级之上。该第二半导体器件层级在该厚度方向上堆叠在该第一半导体器件层级上，使得该布线层级插入在该第一半导体器件层级与该第二半导体器件层级之间。第一竖直互连结构从该布线层级向下延伸到该第一半导体器件层级，以将该布线层级电连接到该第一半导体器件层级内的器件。第二竖直互连结构从该布线层级向上延伸到该第二半导体器件层级，以将该布线层级电连接到该第二半导体器件层级内的器件。
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Patent Agency Ranking
公开(公告)号：CN111566803B
公开(公告)日：2024-02-23
申请号：CN201880085673.8
申请日：2018-12-03
Applicant: 东京毅力科创株式会社
IPC: H01L21/8238 , H01L29/423 , H01L21/822 , H01L27/06 , H01L27/092 , H10B41/35
Abstract: 一种制造半导体器件的方法，该方法包括：提供衬底，该衬底包括用于形成第一环绕栅极(GAA)晶体管的沟道的第一堆叠翅片结构和用于形成第二GAA晶体管的沟道的第二堆叠翅片结构，第一堆叠翅片结构包括初始体积的第一沟道材料，第二堆叠翅片结构包括初始体积的第二沟道材料；将第二沟道材料的所述初始体积相对于第一沟道材料的初始体积减小预定量，该预定量对应于第一GAA晶体管的延迟；相应地围绕所述第一沟道材料和所述第二沟道材料形成第一GAA栅极结构和第二GAA栅极结构。
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公开(公告)号：CN113016054B
公开(公告)日：2024-02-20
申请号：CN201980075002.8
申请日：2019-11-12
Applicant: 东京毅力科创株式会社
Inventor： 杰弗里·史密斯 , 安东·德维利耶 , 罗伯特·布兰特 , 约迪·格热希科维亚克 , 丹尼尔·富尔福德
IPC: H01L21/033 , H01L21/3105
Abstract: 本文的技术包括用于使在半导体器件的制造中使用的膜平坦化的方法。这种制造可以在衬底的表面上生成各结构，并且这些结构在该表面上可以具有空间可变的密度。本文的平坦化方法包括在这些结构和该衬底之上沉积第一酸不稳定性膜，该第一酸不稳定性膜填充在这些结构之间。在该第一酸不稳定性膜之上沉积第二酸不稳定性膜。在该第二酸不稳定性膜之上沉积酸源膜，该酸源膜包括生酸剂，该生酸剂被配置为响应于接收到具有预定波长的光的辐射而生成酸。将辐射图案投射在该酸源膜上方，该辐射图案在该辐射图案的预定区域处具有空间可变的强度。
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公开(公告)号：CN109643715B
公开(公告)日：2023-05-12
申请号：CN201780051097.0
申请日：2017-07-19
Applicant: 东京毅力科创株式会社
IPC: H10B10/00 , G11C17/14 , G11C11/34 , H01L27/088 , H01L27/10 , H01L27/105
Abstract: 一种三维(3‑D)集成电路(IC)，包括具有基板表面的基板。第一半导体装置具有第一电接点并且在第一平面上形成于所述表面的第一区域中，所述第一平面基本上平行于所述基板表面半导体装置。包括第二电接点的第二半导体装置在第二平面上形成于所述表面的第二区域中，所述第二平面基本上平行于所述表面并且在基本上垂直于所述基板表面的方向上与所述第一平面垂直地间隔开。第一电极结构包括：相对的顶面和底面，所述顶面和所述底面基本上平行于所述基板表面；侧壁，所述侧壁连接所述顶面和所述底面使得所述电极结构形成三维电极空间。导电填充材料提供在所述电极空间中，并且电介质层将所述导电填充材料电分离成电连接到所述第一半导体装置的所述第一接点的第一电极和电连接到所述第二半导体装置并且与所述第一电极电绝缘的第二电极。第一电路端子从所述电极结构的所述顶面或所述底面垂直地延伸并且电连接到所述第一电极。
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公开(公告)号：CN109983564B
公开(公告)日：2023-05-02
申请号：CN201780070924.0
申请日：2017-11-16
Applicant: 东京毅力科创株式会社
IPC: H01L21/3213 , H01L21/027 , H01L21/768
Abstract: 本文中公开的技术提供了一种用于衬底图案化的方法，该方法得到非均匀间距(混合间距)的线。技术还可以通过选择性地替换多线层中的材料线来实现高级图案化选项。形成具有三种不同材料的交替线的多线层。使用一个或更多个蚀刻掩模来选择性地去除至少一条未被覆盖的线而不去除其他未被覆盖的线。利用填充材料来替换去除材料。使用蚀刻掩模以及使不同材料线的抗蚀刻性不同来执行选择性去除。
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公开(公告)号：CN108140556B
公开(公告)日：2022-07-26
申请号：CN201580083223.1
申请日：2015-08-22
Applicant: 东京毅力科创株式会社
IPC: H01L21/027
Abstract: 所描述的实施方式涉及用于减少光刻畸变的方法和设备。半导体基片的背侧可以被纹理化。然后，可以在具有经纹理化的背侧的半导体基片上执行光刻工艺。
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