一种压接型功率半导体器件的测试装置

    公开(公告)号:CN107728032A

    公开(公告)日:2018-02-23

    申请号:CN201610672233.5

    申请日:2016-08-16

    Abstract: 一种压接型功率半导体器件的测试装置,包括:测试台控制器;测试底座,测试底座中分布有若干用于放置被测压接型功率半导体器件的测试工位,各个测试工位中形成有用于与被测压接型功率半导体器件的第一被测端子连接的第一测试电极,其中,各个测试工位的第一测试电极与测试台控制器连接;测试顶盖,其与测试台控制器连接,用于在测试台控制器向被测压接型功率半导体器件施加指定压力,测试顶盖中分布有若干用于与被测压接型功率半导体器件的第二被测端子连接的第二测试电极,各个第二测试电极与测试台控制器连接。该装置解决了传统压接型IGBT/FRD子单元无法测试或者测试难度非常大的问题,其可以实现多个子单元同时独立测试与结果记录。

    一种功率半导体
    22.
    发明公开

    公开(公告)号:CN107564954A

    公开(公告)日:2018-01-09

    申请号:CN201610503258.2

    申请日:2016-06-30

    Abstract: 一种功率半导体,包括:衬底;形成在衬底中的第一导电区域,第一导电区域中形成有具有第一导电类型的源极区;形成在衬底一表面的栅氧化层,栅极氧化层与源极区接触;形成在栅氧化层上的第一多晶硅层;其中,栅氧化层内部形成有第二多晶硅层,第二多晶硅层的一端位于第一导电区域上方,另一端与功率半导体的元胞右边缘对齐。该功率半导体的栅氧化层内部形成有浮空多晶硅层,因此在栅氧化层内部形成了场板结构,提高了器件的耐压性能,使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大,减小了器件的基区电阻及JFET区电阻,从而降低了通态压降,并实现了通态压降与耐压的良好折中。

    沟槽栅IGBT
    24.
    发明公开

    公开(公告)号:CN106941114A

    公开(公告)日:2017-07-11

    申请号:CN201610003233.6

    申请日:2016-01-05

    Abstract: 本发明提供一种沟槽栅IGBT,包括:半导体衬底和第一结构,所述第一结构包括位于所述半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构;其中,第二沟槽栅结构位于两个第一沟槽栅结构之间,第一沟槽栅结构为真栅,第二沟槽栅结构为假栅;发射极金属与第二沟槽栅结构相接触。由于现有技术中的发射极金属接触区设置在沟槽之间,而本发明中的发射极金属接触区不限于沟槽之间,即发射极金属接触区包含了与假栅接触部分,增大了发射极金属接触区,使用此种结构并没有使沟槽间距增大,相反,还可以将第一沟槽栅结构与第二沟槽栅结构之间的距离适当缩小,使真栅与假栅之间的间距不再受发射极最小接触面积的影响,显著降低沟槽栅IGBT的导通压降。

    一种逆导IGBT器件的制备方法

    公开(公告)号:CN106803498A

    公开(公告)日:2017-06-06

    申请号:CN201710033123.9

    申请日:2017-01-18

    CPC classification number: H01L21/8249 H01L27/0711

    Abstract: 本发明公开了一种逆导IGBT器件的制备方法,包括:步骤1,对已分区的逆导IGBT器件主体的正面的IGBT区设置阻挡层;步骤2,对所述逆导IGBT器件主体的FRD区的正面进行离子注入或扩散,在所述FRD区形成少子寿命控制层;步骤3,去除所述逆导IGBT器件主体的正面的阻挡层;步骤4,对所述逆导IGBT器件主体的正面形成一外延层,所述外延层的材质与所述逆导IGBT器件主体的体区材质相同。所述逆导IGBT器件的制备方法,通过先在IGBT区设置阻挡层,然后对FRD区进行离子注入控制FRD区的少子寿命,在去掉阻挡层之后,再外延一层与逆导IGBT器件主体材质相同的外延层,使FRD区中离子注入或扩散形成的少子控制层在体区,而IGBT区的少子寿命不受影响,工艺简单制作成本低。

    一种母排端子及IGBT功率模块

    公开(公告)号:CN112750803A

    公开(公告)日:2021-05-04

    申请号:CN201911053070.2

    申请日:2019-10-31

    Abstract: 本申请提供了一种母排端子,应用于大功率IGBT模块,所述母排端子包括发射极母排和集电极母排,所述发射极母排和所述集电极母排均包括一主体部和设置在所述主体部底部的引脚,所述引脚包括与所述主体部连接的管脚踝部,及与所述管脚踝部连接的末端部,所述管脚踝部和所述末端部位于不同平面。本申请的母排端子能够更好地与衬板进行连接。不但能释放超声焊接工艺中所产生的机械应力以及后续大电流工况下的热电耦合应力,还能消减洛伦兹力在端部的电磁扭矩。

    沟槽台阶栅IGBT芯片的制作方法

    公开(公告)号:CN108831832B

    公开(公告)日:2020-08-14

    申请号:CN201810426659.1

    申请日:2018-05-07

    Abstract: 本发明公开了一种沟槽台阶栅IGBT芯片的制作方法,包括:在晶圆基片的上表面形成第一氧化层;将N型杂质注入到晶圆基片中,并使其扩散第一结深形成N阱;将P型杂质注入到N阱中,并使其扩散第二结深形成P阱;对第一氧化层上的第一预设位置以及与第一预设位置下方对应的P阱、N阱以及N阱下方晶圆基片进行刻蚀,形成沟槽;去除剩余的第一氧化层,并在P阱上表面和沟槽内表面形成第一厚度的第二氧化层;刻蚀掉P阱上表面和沟槽中的预设沟槽上部内表面的第二氧化层,并在对应的位置形成第二厚度的第三氧化层;在沟槽内填充多晶硅,形成具有台阶形貌的沟槽栅极。本发明实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。

    新型U型槽IGBT及其制作方法

    公开(公告)号:CN107342317B

    公开(公告)日:2020-08-14

    申请号:CN201610280931.0

    申请日:2016-04-29

    Abstract: 本发明提供一种新型U型槽IGBT及其制作方法,其中,IGBT包括:半导体衬底和元胞区;元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间的U型槽,U型槽底部位于半导体衬底内,U型槽内表面覆盖有氧化层,且氧化层覆盖范围从U型槽内表面延伸至部分第一源区和部分第二源区,氧化层上覆盖有多晶硅层,且多晶硅层填满U型槽。上述IGBT结构,能更多的引入载流子,并且这种结构仅在导通时才引入大量的非平衡载流子,因此不会降低IGBT的击穿电压,能够明显的改善IGBT的导通电流密度与击穿电压之间的折中关系。

Patent Agency Ranking