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公开(公告)号：CN109545699A
公开(公告)日：2019-03-29
申请号：CN201811381345.0
申请日：2018-11-19
Applicant: 中国科学院微电子研究所 , 株洲中车时代电气股份有限公司
CPC classification number: H01L22/14 , H01L29/456
Abstract: 一种测量SiC衬底背面欧姆接触的比接触电阻率的方法，包括：提供具有不同面积的多个SiC衬底，所述SiC衬底的正反两面分别具有接触金属层；分别测量每个SiC衬底在正反两面之间的I-V特性，得到每个SiC衬底的I-V测试曲线；根据所述I-V测试曲线拟合求出每个SiC衬底的总电阻R(S)，所述总电阻R(S)与所述SiC衬底的面积S相关；以及根据所述多个SiC衬底的总电阻R(S)和面积S推导计算所述接触金属层与所述SiC衬底之间的比接触电阻率ρc。本发明可以减少工艺步骤，降低工艺成本。
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公开(公告)号：CN109545699B
公开(公告)日：2020-08-18
申请号：CN201811381345.0
申请日：2018-11-19
Applicant: 中国科学院微电子研究所 , 株洲中车时代电气股份有限公司
Abstract: 一种测量SiC衬底背面欧姆接触的比接触电阻率的方法，包括：提供具有不同面积的多个SiC衬底，所述SiC衬底的正反两面分别具有接触金属层；分别测量每个SiC衬底在正反两面之间的I‑V特性，得到每个SiC衬底的I‑V测试曲线；根据所述I‑V测试曲线拟合求出每个SiC衬底的总电阻R(S)，所述总电阻R(S)与所述SiC衬底的面积S相关；以及根据所述多个SiC衬底的总电阻R(S)和面积S推导计算所述接触金属层与所述SiC衬底之间的比接触电阻率ρc。本发明可以减少工艺步骤，降低工艺成本。
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公开(公告)号：CN115425075B
公开(公告)日：2024-10-01
申请号：CN202211021554.0
申请日：2022-08-24
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明涉及一种平面栅IGBT器件，其背部存在异质结，通过异质结存储并导通过剩载流子，大大提升器件的关断速度，显著降低器件的关断时间和关断损耗，同时不影响器件的击穿电压与栅极氧化物电场强度，更好地实现了器件正向导通压降与关断损耗之间的折衷。本发明还涉及平面栅IGBT器件的制备方法，其与传统的SiC IGBT制备工艺适配。
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公开(公告)号：CN116432368A
公开(公告)日：2023-07-14
申请号：CN202210003374.3
申请日：2022-01-04
Applicant: 中国科学院微电子研究所
IPC: G06F30/20 , G06F113/18 , G06F119/08
Abstract: 本公开提供一种热电联合仿真方法及装置，方法包括：构建散热模型和热电仿真模型；获取用于表示器件热容随热阻变化规律的实际结构函数；对所述散热模型和热电仿真模型进行校准，以使得根据所述散热模型和热电仿真模型得到的仿真结构函数与所述实际结构函数对应的变化规律一致。该方法及装置可以大幅度提高热电仿真的准确性和精确性，提高了器件的设计和测试的效率，并且，极大地减少浪涌、短路等破坏性试验的次数，降低测试及研发成本。
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公开(公告)号：CN115527848A
公开(公告)日：2022-12-27
申请号：CN202110706098.2
申请日：2021-06-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/3065 , H01L21/033
Abstract: 本发明涉及一种SiC沟槽的刻蚀方法，属于半导体加工技术领域，用于解决刻蚀后沟槽的侧壁粗糙度远高于外延和抛光过的晶圆表面，过高的粗糙度会降低导电沟道的迁移率和栅氧可靠性的问题。所述方法包括：在碳化硅基质表面制备图形化的掩膜层；对所述掩膜层进行图形优化；利用所述图形优化后的掩膜层对所述碳化硅基质进行刻蚀。本发明提供的技术方案能够降低刻蚀后碳化硅的侧壁粗糙度和表面波纹度，并保证器件的电学性能。
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Patent Agency Ranking
公开(公告)号：CN114783862A
公开(公告)日：2022-07-22
申请号：CN202110088948.7
申请日：2021-01-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/3105
Abstract: 本发明提供了一种提高SiC场效应晶体管中栅氧化层可靠性的方法，该方法通过在三种加工环境下，采用不同的气体对SiO2栅氧化层依次进行三次退火处理，以降低SiO2栅氧化层界面处的C相关缺陷。也就是说，通过三次连续的退火处理，可以处理掉SiC场效应晶体管中SiO2栅氧化层界面处的多种陷阱和缺陷，界面质量得到优化，致密性得到增强，漏电流减小，可靠性得到提升，进而提高SiC场效应晶体管的性能。
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公开(公告)号：CN109244126B
公开(公告)日：2021-10-08
申请号：CN201811004022.X
申请日：2018-08-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明提供了一种绝缘栅双极晶体管及其制作方法，所述绝缘栅双极晶体管包括：衬底；缓冲层，形成于所述衬底上；外延层，形成于所述缓冲层上；结型场效应结构JFET区，形成于所述外延层内，JFET区的宽度为2.5～12μm；CJI掺杂区，形成于所述JFET区中，且所述掺杂区位于栅介质层的厚度拐点处；第一栅介质层，形成于所述外延层上，所述第一栅介质层的厚度为0.5μm～1.2μm。
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公开(公告)号：CN109216436B
公开(公告)日：2021-08-03
申请号：CN201811065180.6
申请日：2018-09-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N‑外延层，所述N‑外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
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公开(公告)号：CN108346688B
公开(公告)日：2021-03-02
申请号：CN201810075436.5
申请日：2018-01-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L21/329 , H01L29/872
Abstract: 本公开提供了一种具有CSL输运层的SiC沟槽结势垒肖特基二极管及其制作方法，包括多个第一CSL电流输运层和多个第二CSL电流输运层；第一CSL电流输运层上有选择性P++‑SiC区域环，P++‑SiC区域环上是与之对应的凹槽结构，凹槽结构上有肖特基接触电极；第二CSL电流输运层上直接是肖特基接触电极；肖特基接触电极外围设有多个P+‑SiC保护环和一个N+场截止环；肖特基接触电极边缘的设有SiO2钝化层。本公开采用凹槽技术加上P++深注入的综合技术降低芯片表面电场，减小肖特基势垒的降低效应，抑制漏电流，并优化配合CSL传输层结构大大增加电流导通能力，降低器件电学特性的温度依赖性和敏感性，在反向击穿特性不受影响下的情况下，获得高温大电流SiC电力电子器件，工艺简单、可重复。
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公开(公告)号：CN110828538A
公开(公告)日：2020-02-21
申请号：CN201810894043.7
申请日：2018-08-07
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L21/331 , H01L29/73
Abstract: 本发明公开了一种双极晶体管，包括：按自下而上的顺序依次设置的集电极、N+衬底、N-集电区、P+基区；设置于所述P+基区上的P-基区，所述P-基区裸露出P+基区的延伸部分，所述延伸部分包括基极接触区和终端区，其中，所述基极接触区上设置有基极，所述终端区包括间隔设置的多个场限环，相邻场限环之间由凹槽分隔开；设置于所述P-基区上的N+发射区；以及设置于所述N+发射区上的发射极。
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