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公开(公告)号：CN108346688A
公开(公告)日：2018-07-31
申请号：CN201810075436.5
申请日：2018-01-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L21/329 , H01L29/872
CPC classification number: H01L29/872 , H01L29/0619 , H01L29/0684 , H01L29/66143
Abstract: 本公开提供了一种具有CSL输运层的SiC沟槽结势垒肖特基二极管及其制作方法，包括多个第一CSL电流输运层和多个第二CSL电流输运层；第一CSL电流输运层上有选择性P++-SiC区域环，P++-SiC区域环上是与之对应的凹槽结构，凹槽结构上有肖特基接触电极；第二CSL电流输运层上直接是肖特基接触电极；肖特基接触电极外围设有多个P+-SiC保护环和一个N+场截止环；肖特基接触电极边缘的设有SiO2钝化层。本公开采用凹槽技术加上P++深注入的综合技术降低芯片表面电场，减小肖特基势垒的降低效应，抑制漏电流，并优化配合CSL传输层结构大大增加电流导通能力，降低器件电学特性的温度依赖性和敏感性，在反向击穿特性不受影响下的情况下，获得高温大电流SiC电力电子器件，工艺简单、可重复。
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公开(公告)号：CN109216436B
公开(公告)日：2021-08-03
申请号：CN201811065180.6
申请日：2018-09-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N‑外延层，所述N‑外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
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公开(公告)号：CN108346688B
公开(公告)日：2021-03-02
申请号：CN201810075436.5
申请日：2018-01-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L21/329 , H01L29/872
Abstract: 本公开提供了一种具有CSL输运层的SiC沟槽结势垒肖特基二极管及其制作方法，包括多个第一CSL电流输运层和多个第二CSL电流输运层；第一CSL电流输运层上有选择性P++‑SiC区域环，P++‑SiC区域环上是与之对应的凹槽结构，凹槽结构上有肖特基接触电极；第二CSL电流输运层上直接是肖特基接触电极；肖特基接触电极外围设有多个P+‑SiC保护环和一个N+场截止环；肖特基接触电极边缘的设有SiO2钝化层。本公开采用凹槽技术加上P++深注入的综合技术降低芯片表面电场，减小肖特基势垒的降低效应，抑制漏电流，并优化配合CSL传输层结构大大增加电流导通能力，降低器件电学特性的温度依赖性和敏感性，在反向击穿特性不受影响下的情况下，获得高温大电流SiC电力电子器件，工艺简单、可重复。
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Patent Agency Ranking
公开(公告)号：CN107331616A
公开(公告)日：2017-11-07
申请号：CN201710463915.X
申请日：2017-06-19
Applicant: 中国科学院微电子研究所
IPC: H01L21/329 , H01L29/872
Abstract: 本发明提供一种沟槽结势垒肖特基二极管的制作方法，其中包括：步骤一、提供用于制作器件的衬底，并且在衬底正面生长外延层；步骤二、在外延层上制作场限环区和预备主结区，预备主结区用于提供第一离子注入；步骤三、在除场限环区以外的外延层上刻蚀结势垒凹槽，其中在预备主结区刻蚀主结凹槽，并对结势垒凹槽和主结凹槽进行第二离子注入；步骤四、在衬底背面制作欧姆接触；步骤五、在器件正面制作钝化层和肖特基接触；步骤六、在器件正面制作金属电极并进行钝化。本发明还提供一种沟槽结势垒肖特基二极管。本发明能够在有效屏蔽肖特基表面电场的同时降低主结电场聚集效应，纵向增加主结面积，提升耐压特性。
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公开(公告)号：CN108336129B
公开(公告)日：2021-09-21
申请号：CN201810032255.4
申请日：2018-01-12
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/872 , H01L21/329
Abstract: 本申请提供了一种超级结肖特基二极管与其制作方法。该超级结肖特基二极管包括：N+型衬底；N型外延层，设置在N+型衬底的表面上，N型外延层中具有依次叠置设置的P区和P+区，P+区的远离P区的表面为N型外延层的部分表面；正面金属层，设置在N型外延层的远离N+型衬底的至少部分表面上，以使正面金属层与N型外延层形成肖特基结。该超级结肖特基二极管的反向击穿电压较大，能够应用于高压领域中。
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公开(公告)号：CN109216436A
公开(公告)日：2019-01-15
申请号：CN201811065180.6
申请日：2018-09-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种半导体器件及其制备方法，所述半导体器件包括：N+衬底，所述N+衬底上形成有朝背面开口的多个开孔；形成于所述N+衬底上的N-外延层，所述N-外延层包括有源区外延层和终端区外延层，所述有源区外延层包括多个P++区域环和多个凹槽结构，其中，单个P++区域环上形成有单个凹槽结构；所述终端区外延层包括N+场截止环和多个P+保护环；形成于所述有源区外延层上的肖特基接触，形成于所述终端区外延层上的钝化层，以及形成于所述N+衬底背面和所述多个开孔内的欧姆接触。
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公开(公告)号：CN108336129A
公开(公告)日：2018-07-27
申请号：CN201810032255.4
申请日：2018-01-12
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/872 , H01L21/329
Abstract: 本申请提供了一种超级结肖特基二极管与其制作方法。该超级结肖特基二极管包括：N+型衬底；N型外延层，设置在N+型衬底的表面上，N型外延层中具有依次叠置设置的P区和P+区，P+区的远离P区的表面为N型外延层的部分表面；正面金属层，设置在N型外延层的远离N+型衬底的至少部分表面上，以使正面金属层与N型外延层形成肖特基结。该超级结肖特基二极管的反向击穿电压较大，能够应用于高压领域中。
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公开(公告)号：CN107331616B
公开(公告)日：2020-03-06
申请号：CN201710463915.X
申请日：2017-06-19
Applicant: 中国科学院微电子研究所
IPC: H01L21/329 , H01L29/872
Abstract: 本发明提供一种沟槽结势垒肖特基二极管的制作方法，其中包括：步骤一、提供用于制作器件的衬底，并且在衬底正面生长外延层；步骤二、在外延层上制作场限环区和预备主结区，预备主结区用于提供第一离子注入；步骤三、在除场限环区以外的外延层上刻蚀结势垒凹槽，其中在预备主结区刻蚀主结凹槽，并对结势垒凹槽和主结凹槽进行第二离子注入；步骤四、在衬底背面制作欧姆接触；步骤五、在器件正面制作钝化层和肖特基接触；步骤六、在器件正面制作金属电极并进行钝化。本发明还提供一种沟槽结势垒肖特基二极管。本发明能够在有效屏蔽肖特基表面电场的同时降低主结电场聚集效应，纵向增加主结面积，提升耐压特性。
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