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公开(公告)号：CN104425444A
公开(公告)日：2015-03-18
申请号：CN201310689246.X
申请日：2013-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/532 , H01L21/768
CPC classification number: H01L23/5329 , H01L21/76801 , H01L21/76807 , H01L21/76831 , H01L21/76832 , H01L21/76835 , H01L21/76846 , H01L21/76885 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种半导体器件及其制造方法。在一些实施例中，半导体器件包括配置在工件上方的导电部件，每个导电部件都包括导线部分和通孔部分。阻挡层配置在每个导电部件的侧壁上和每个导电部件的通孔部分的底面上。阻挡层包括介电层。第一绝缘材料层配置在每个导电部件的部分导线部分之下。第二绝缘材料层配置在导电部件之间。第三绝缘材料层配置在第一绝缘材料层和第二绝缘材料层之下。每个导电部件的通孔部分的下部形成在第三绝缘材料层内。第二绝缘材料层的介电常数低于第一绝缘材料层和第三绝缘材料层的介电常数。
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公开(公告)号：CN103117250A
公开(公告)日：2013-05-22
申请号：CN201210195021.4
申请日：2012-06-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/6835 , H01L21/6836 , H01L21/78 , H01L24/94 , H01L24/97 , H01L25/0652 , H01L25/0655 , H01L25/50 , H01L2221/68318 , H01L2221/68327 , H01L2221/6834 , H01L2221/68368 , H01L2221/68381 , H01L2224/11002 , H01L2224/13025 , H01L2224/1403 , H01L2224/14181 , H01L2224/16145 , H01L2224/16227 , H01L2224/32145 , H01L2224/32225 , H01L2224/73204 , H01L2224/94 , H01L2224/97 , H01L2225/06513 , H01L2225/06541 , H01L2924/15311 , H01L2924/18161 , H01L2224/81 , H01L2224/83 , H01L2224/11 , H01L2924/00
Abstract: 本发明公开了一种方法，该方法包括：对包括多个管芯的复合晶圆进行切割，其中，在进行切割步骤时所述复合晶圆接合在载具上。在切割步骤之后，将所述复合晶圆设置于胶带上。然后从所述复合晶圆和所述第一胶带上剥离所述载具。本发明还涉及用于载具剥离的方法。
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公开(公告)号：CN101325172B
公开(公告)日：2010-12-01
申请号：CN200710198722.2
申请日：2007-12-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/3105 , H01L21/311
CPC classification number: H01L21/76814 , H01L21/02063 , H01L21/31138
Abstract: 一种降低阻容迟滞(RC delay)以改善集成电路的性能的方法性能。根据本发明的实施例，在蚀刻低介电常数电介质之后，在灰化(ash)/冲洗(flush)等离子体工艺中添加反应性蚀刻气体，以去除在蚀刻低介电常数电介质期间所形成的变质层。
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公开(公告)号：CN109817527B
公开(公告)日：2024-10-18
申请号：CN201811367420.8
申请日：2018-11-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/78
Abstract: 本发明实施例涉及制造半导体装置的方法及其结构。本发明实施例涉及一种制造半导体装置的方法，其包含：在掩模层之上形成第一心轴及第二心轴；在所述第一心轴与第二心轴之上沉积间隔件层；在所述第一心轴与所述第二心轴之间的所述间隔件层之上形成线端切割图案；在所述线端切割图案之上沉积保护层；蚀刻所述线端切割图案上的所述保护层；减小所述线端切割图案的宽度；通过所述减小的线端切割图案作为蚀刻掩模，蚀刻所述间隔件层的第一水平部分；移除所述第一心轴及所述第二心轴；及使用所述经蚀刻间隔件层及所述经蚀刻线端切割图案作为蚀刻掩模，图案化所述掩模层。
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Patent Agency Ranking
公开(公告)号：CN110718451B
公开(公告)日：2022-10-28
申请号：CN201910155980.5
申请日：2019-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
Abstract: 本公开的一实施例是一种半导体结构的制造方法。此方法包含利用设置在图案界定层上的多层结构的使用。在一些实施例中，一种半导体结构的制造方法包含在图案界定层上形成第一多层结构，图案界定层设置在基板上的薄膜堆叠上。此方法还包含将第一多层结构图案化，以在第一多层结构中形成孔隙。此方法还包含通过由第一多层结构所界定的孔隙在图案界定层中形成第一切割开口。此方法进一步包含在图案界定层上形成第二多层结构，第二多层结构的一部分设置在第一切割开口中。
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公开(公告)号：CN113539799A
公开(公告)日：2021-10-22
申请号：CN202110786715.4
申请日：2018-11-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033 , H01L21/311 , H01L21/768 , H01L23/522 , H01L23/528
Abstract: 本发明的实施例提供了一种半导体器件以及形成半导体器件的方法。该方法包括在目标层上方形成第一掩模层，在第一掩模层上方形成多个间隔件，在多个间隔件上方形成第二掩模层，并图案化第二掩模层以形成第一开口，其中，在平面图中，开口的主轴在与多个间隔件中的间隔件的主轴垂直的方向上延伸。该方法还包括在开口中沉积牺牲材料，图案化牺牲材料，使用多个间隔件和图案化的牺牲材料蚀刻第一掩模层，使用蚀刻的第一掩模层蚀刻目标层以在目标层中形成第二开口，并且用导电材料填充目标层中的第二开口。
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公开(公告)号：CN107424954B
公开(公告)日：2021-03-02
申请号：CN201710173639.3
申请日：2017-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 半导体结构的制造方法包含在导电部件上形成介电层，在介电层上形成具有第一开口的第一掩模。在第一掩模上形成第二掩模，在第二掩模上形成具有第二开口的第三掩模。在第三掩模上形成具有第三开口的第四掩模，第三开口的一部分与第二开口重叠。将第三开口的此部分转移至第二掩模以形成第四开口，第四开口的一部分与第一开口重叠。将第四开口的此部分转移至介电层以形成第五开口。第五开口延伸至介电层中以形成延伸的第五开口，延伸的第五开口暴露出导电部件，将导电材料填入延伸的第五开口。
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公开(公告)号：CN110718451A
公开(公告)日：2020-01-21
申请号：CN201910155980.5
申请日：2019-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
Abstract: 本公开的一实施例是一种半导体结构的制造方法。此方法包含利用设置在图案界定层上的多层结构的使用。在一些实施例中，一种半导体结构的制造方法包含在图案界定层上形成第一多层结构，图案界定层设置在基板上的薄膜堆叠上。此方法还包含将第一多层结构图案化，以在第一多层结构中形成孔隙。此方法还包含通过由第一多层结构所界定的孔隙在图案界定层中形成第一切割开口。此方法进一步包含在图案界定层上形成第二多层结构，第二多层结构的一部分设置在第一切割开口中。
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公开(公告)号：CN109817527A
公开(公告)日：2019-05-28
申请号：CN201811367420.8
申请日：2018-11-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/78
Abstract: 本发明实施例涉及制造半导体装置的方法及其结构。本发明实施例涉及一种制造半导体装置的方法，其包含：在掩模层之上形成第一心轴及第二心轴；在所述第一心轴与第二心轴之上沉积间隔件层；在所述第一心轴与所述第二心轴之间的所述间隔件层之上形成线端切割图案；在所述线端切割图案之上沉积保护层；蚀刻所述线端切割图案上的所述保护层；减小所述线端切割图案的宽度；通过所述减小的线端切割图案作为蚀刻掩模，蚀刻所述间隔件层的第一水平部分；移除所述第一心轴及所述第二心轴；及使用所述经蚀刻间隔件层及所述经蚀刻线端切割图案作为蚀刻掩模，图案化所述掩模层。
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