亚微米堆栈结构约瑟夫森结器件及其制备方法

    公开(公告)号:CN113437209B

    公开(公告)日:2022-06-21

    申请号:CN202110749920.3

    申请日:2021-07-02

    Abstract: 本发明提供一种亚微米堆栈结构约瑟夫森结器件及其制备方法。制备方法包括步骤:提供衬底,于衬底上形成约瑟夫森结堆栈结构;形成初始绝缘层覆盖衬底及约瑟夫森结堆栈结构;对位于约瑟夫森结堆栈结构正上方的初始绝缘层进行第一次光刻刻蚀,以形成第一绝缘环;对剩余的绝缘层进行第二次光刻刻蚀,以形成第二绝缘环;进行化学机械抛光;于剩余的绝缘层中形成接触孔;形成顶电极引出层和底电极引出层。本发明可以有效降低寄生电感以及避免在结区正上方开孔带来的漏电流和对结区尺寸的限制,为制备亚微米尺寸堆栈SNS约瑟夫森结器件提供了技术支持,还能够减小结电容,避免外部磁场噪声带来的影响,有助于提高制备良率和降低制备成本。

    约瑟夫森结的制备方法
    23.
    发明授权

    公开(公告)号:CN110148664B

    公开(公告)日:2021-01-19

    申请号:CN201910394198.9

    申请日:2019-05-13

    Abstract: 本发明提供一种约瑟夫森结的制备方法,包括:于基底上外延生长第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构;刻蚀三层薄膜结构定义出底电极,刻蚀第一绝缘材料层及第二超导材料层定义出结区;于器件表面沉积第二绝缘材料层,第二绝缘材料层的厚度大于三层薄膜结构的厚度,去除结区上表面凸起的第二绝缘材料层;平坦化第二绝缘材料层,使其上表面与结区的上表面平齐;于第二绝缘材料层表面生长金属薄膜,并刻蚀形成旁路电阻;于器件表面生长第三超导材料层,并刻蚀形成电极引出结构。本发明通过缩小结区和其它位置减薄速率的差别,提升器件表面的平坦度;通过化学机械抛光避免弱连接;大大提高器件质量。

    一种CuFeSb薄膜制备方法
    24.
    发明公开

    公开(公告)号:CN111719121A

    公开(公告)日:2020-09-29

    申请号:CN201910687680.1

    申请日:2019-07-29

    Abstract: 本发明公开了一种CuFeSb薄膜制备方法,该方法包括以下步骤:S1.制备CuFeSb多晶靶材;S2.提供一立方或四方晶型单晶衬底;S3.对所述单晶衬底进行清洗处理;S4.对清洗后的所述单晶衬底进行退火处理;S5.烧蚀所述CuFeSb多晶靶材,在所述单晶衬底表面生长CuFeSb薄膜。本发明利用脉冲激光沉积技术,通过高真空设备、准分子激光器硬件、多晶靶材的合成、衬底的选取、衬底的处理、薄膜合成参数的稳定控制,可以制备出面外高度取向的CuFeSb薄膜,有助于推动CuFeSb物性的研究,且该薄膜相比多晶体材料拥有很大的优势,拓展了CuFeSb物性调控的手段,对该材料在基础研究和磁性材料应用上有极大价值。

    约瑟夫森结的制备方法
    26.
    发明公开

    公开(公告)号:CN110148664A

    公开(公告)日:2019-08-20

    申请号:CN201910394198.9

    申请日:2019-05-13

    Abstract: 本发明提供一种约瑟夫森结的制备方法,包括:于基底上外延生长第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构;刻蚀三层薄膜结构定义出底电极,刻蚀第一绝缘材料层及第二超导材料层定义出结区;于器件表面沉积第二绝缘材料层,第二绝缘材料层的厚度大于三层薄膜结构的厚度,去除结区上表面凸起的第二绝缘材料层;平坦化第二绝缘材料层,使其上表面与结区的上表面平齐;于第二绝缘材料层表面生长金属薄膜,并刻蚀形成旁路电阻;于器件表面生长第三超导材料层,并刻蚀形成电极引出结构。本发明通过缩小结区和其它位置减薄速率的差别,提升器件表面的平坦度;通过化学机械抛光避免弱连接;大大提高器件质量。

    约瑟夫森结结构、存储单元、存储单元阵列及制备方法

    公开(公告)号:CN108364951A

    公开(公告)日:2018-08-03

    申请号:CN201810062542.X

    申请日:2018-01-23

    Inventor: 李峰 彭炜 王镇

    CPC classification number: H01L39/223 H01L27/115 H01L39/24

    Abstract: 本发明提供一种约瑟夫森结结构、存储单元、存储单元阵列及制备方法,约瑟夫森结结构的制备包括:提供半导体衬底,依次形成底层NbN材料层、中间铁磁材料层及顶层NbN材料层;刻蚀以得到由底层NbN层、中间铁磁层及顶层NbN层构成的约瑟夫森结;形成绝缘层以及配线层,且配线层至少与顶层NbN层电连接。通过上述方案,本发明的约瑟夫森结结构,基于单晶NbN材料,可以提高约瑟夫森结的响应频率,提高了基于该约瑟夫森结的存储器的速度,保证了与其匹配的SQF数字电路的速度优势得以发挥;通过合适的溅射气压、靶基距、混合气体比、溅射电流等,解决了单晶难以制备的问题;通过约瑟夫森结结构的设计以及中间铁磁层工艺的优化,解决了薄膜厚度难以控制的技术问题。

    具有大电感层的超导电路及其制备方法

    公开(公告)号:CN114188472B

    公开(公告)日:2025-04-01

    申请号:CN202111492420.2

    申请日:2021-12-08

    Abstract: 本发明提供一种具有大电感层的超导电路及其制备方法,该超导电路包括:衬底;形成于衬底上的旁路电阻;形成于旁路电阻上的约瑟夫森结;形成于约瑟夫森结上的大电感层;形成于大电感层上的配线层;绝缘材料层,分别将旁路电阻、约瑟夫森结、大电感层及配线层电学隔离。该超导电路利用原配线层的中小电感设计中,再设计加入一层专门的大电感层应用于需要大电感的超导电路中,有效扩大了超导电路中的电感大小范围,拓宽了超导电路的应用场景,提高超导电路的集成度;另外,特定材料的大电感层同时还可以用作大电阻层,从而可进一步提升超导电路的集成度。

    一种金属图形的制作方法
    29.
    发明授权

    公开(公告)号:CN118244570B

    公开(公告)日:2024-10-22

    申请号:CN202410676373.4

    申请日:2024-05-29

    Abstract: 本发明提供一种金属图形的制作方法,该金属图形的制作方法包括以下步骤:利用版图设计工具制作出包括至少一目标图形和补偿图形的版图,目标图形包括至少一转角,补偿图形位于目标图形各个转角外围,将版图导入电子束曝光系统;提供一衬底,于衬底上表面形成电子束抗蚀层,再将该衬底置于电子束曝光系统中;以第一、二预设曝光剂量分别对目标图形与补偿图形所对应区域进行区域曝光,并对曝光后的电子束抗蚀层进行显影以形成具有图案的掩膜层;形成覆盖掩膜层的金属层;去除覆盖掩膜层上表面的金属层及掩膜层。本发明属于电子束光刻技术领域,利用补偿图形区域进行第二预设曝光剂量的曝光以对目标图形区域进行曝光剂量补偿,实现了高保真图形转移。

    一种金属图形的制作方法
    30.
    发明公开

    公开(公告)号:CN118244570A

    公开(公告)日:2024-06-25

    申请号:CN202410676373.4

    申请日:2024-05-29

    Abstract: 本发明提供一种金属图形的制作方法,该金属图形的制作方法包括以下步骤:利用版图设计工具制作出包括至少一目标图形和补偿图形的版图,目标图形包括至少一转角,补偿图形位于目标图形各个转角外围,将版图导入电子束曝光系统;提供一衬底,于衬底上表面形成电子束抗蚀层,再将该衬底置于电子束曝光系统中;以第一、二预设曝光剂量分别对目标图形与补偿图形所对应区域进行区域曝光,并对曝光后的电子束抗蚀层进行显影以形成具有图案的掩膜层;形成覆盖掩膜层的金属层;去除覆盖掩膜层上表面的金属层及掩膜层。本发明属于电子束光刻技术领域,利用补偿图形区域进行第二预设曝光剂量的曝光以对目标图形区域进行曝光剂量补偿,实现了高保真图形转移。

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