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公开(公告)号：CN119764203A
公开(公告)日：2025-04-04
申请号：CN202411893106.9
申请日：2024-12-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种介电层厚度的测量方法，包括如下步骤：提供一半导体结构，包括第一图形区域和第二图形区域，其中，第一图形区域和第二图形区域上形成有经过减薄处理的介电层；测量第一图形区域上介电层的厚度得到第一厚度，并测量第一图形区域和第二图形区域之间介电层的厚度差得到台阶厚度；基于第一厚度和台阶厚度的差值，得到第二图形区域上介电层的厚度。通过本发明提供的介电层厚度的测量方法，解决了现有测量方案存在测量结果不准确且会对电路造成不良影响的问题。
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公开(公告)号：CN114171670A
公开(公告)日：2022-03-11
申请号：CN202111492417.0
申请日：2021-12-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森结、超导电路及其制备方法，该方法通过对约瑟夫森结的下电极采用分步溅射沉积的方法，在制备超导材料层之前，先对不同条件下单次溅射薄膜的应力和粗糙度进行表征，得到不同溅射条件下薄膜应力和粗糙度的关系图；然后再选用合适的压/张应力的条件分步溅射薄膜，再对分步溅射的薄膜的应力和粗糙度进行表征，得到此条件下薄膜粗糙度和应力，从而同时对薄膜应力和粗糙度进行了调控，获得应力和粗糙度极好的条件，使多次溅射的超导薄膜上粗糙度降低，可在保证约瑟夫森结质量的前提下使后续形成的势垒材料层厚度得到有效降低，从而可在高临界电流密度下依然获得高质量的约瑟夫森结，突破现有临界电流密度越高质量越差的情况。
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公开(公告)号：CN114188472B
公开(公告)日：2025-04-01
申请号：CN202111492420.2
申请日：2021-12-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种具有大电感层的超导电路及其制备方法，该超导电路包括：衬底；形成于衬底上的旁路电阻；形成于旁路电阻上的约瑟夫森结；形成于约瑟夫森结上的大电感层；形成于大电感层上的配线层；绝缘材料层，分别将旁路电阻、约瑟夫森结、大电感层及配线层电学隔离。该超导电路利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。
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公开(公告)号：CN112670401B
公开(公告)日：2022-10-14
申请号：CN202011518329.9
申请日：2020-12-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森结、超导器件及制备方法，约瑟夫森结制备包括：在衬底上形成第一超导材料层、势垒材料层、第二超导材料层；刻蚀第二超导材料层形成上电极；在势垒材料层上沉积绝缘材料，然后刻蚀掉，紧接着刻蚀势垒层；最后刻蚀第一超导材料层，得到下电极。本发明在刻蚀势垒层之前，先沉积一层绝缘材料，基于同一掩膜层先刻蚀绝缘材料，不去除光刻胶，接着进行势垒层的刻蚀，很好的保护了势垒层，避免了势垒层与显影液反应生成黑色反应物。先沉积的绝缘层还可以提升后沉积的绝缘层的绝缘效果，减小漏电流，并且可以实现同质生长，两者不存在明显界面，对后续工艺无影响，可以提升超导电路的性能和稳定性，以及整体超导电路的工作范围。
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公开(公告)号：CN111682096B
公开(公告)日：2022-06-21
申请号：CN202010397024.0
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种平面超导纳米桥结的制备方法，在衬底表面进行光刻形成图案，然后沉积金属薄膜；利用离子束刻蚀金属，金属因反溅射现象沿着光刻胶形成侧壁，去胶，即得纳米桥，桥的宽度即为反溅射的金属薄膜厚度，因此可以超越光刻极限；沉积超导薄膜、光刻，刻蚀形成桥两端的电极，即得。本发明具有低成本，易集成，高精度等优势。
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Patent Agency Ranking
公开(公告)号：CN114188472A
公开(公告)日：2022-03-15
申请号：CN202111492420.2
申请日：2021-12-08
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种具有大电感层的超导电路及其制备方法，该超导电路包括：衬底；形成于衬底上的旁路电阻；形成于旁路电阻上的约瑟夫森结；形成于约瑟夫森结上的大电感层；形成于大电感层上的配线层；绝缘材料层，分别将旁路电阻、约瑟夫森结、大电感层及配线层电学隔离。该超导电路利用原配线层的中小电感设计中，再设计加入一层专门的大电感层应用于需要大电感的超导电路中，有效扩大了超导电路中的电感大小范围，拓宽了超导电路的应用场景，提高超导电路的集成度；另外，特定材料的大电感层同时还可以用作大电阻层，从而可进一步提升超导电路的集成度。
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公开(公告)号：CN111682096A
公开(公告)日：2020-09-18
申请号：CN202010397024.0
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种平面超导纳米桥结的制备方法，在衬底表面进行光刻形成图案，然后沉积金属薄膜；利用离子束刻蚀金属，金属因反溅射现象沿着光刻胶形成侧壁，去胶，即得纳米桥，桥的宽度即为反溅射的金属薄膜厚度，因此可以超越光刻极限；沉积超导薄膜、光刻，刻蚀形成桥两端的电极，即得。本发明具有低成本，易集成，高精度等优势。
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公开(公告)号：CN108539004A
公开(公告)日：2018-09-14
申请号：CN201810375704.5
申请日：2018-04-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种亚微米约瑟夫森隧道结及其制备方法，包括如下步骤：1）提供一衬底，并于衬底的上表面形成底层超导薄膜层、绝缘薄膜层及顶层超导薄膜层；2）刻蚀去除部分顶层超导薄膜层、部分绝缘薄膜层及部分底层超导薄膜层；3）于步骤2）所得到结构的表面形成一第一绝缘层；4）于步骤3）所得到结构的表面形成第二绝缘层；5）于步骤4）所述得到结构的表面形成附加超导薄膜层，并刻蚀附加超导薄膜层以形成第二亚微米线条，第二亚微米线条至少与第一亚微米线条呈十字交叉连接。本发明可以有效解决现有技术中存在的电极窗口问题；双层绝缘层不仅改善了边缘效应、降低了台阶过渡处漏电流的产生，还有利于提高约瑟夫森结的质量及可靠性。
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公开(公告)号：CN108011033A
公开(公告)日：2018-05-08
申请号：CN201711401031.8
申请日：2017-12-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L39/24 , H01L27/18 , H01L39/04 , G01R33/035
Abstract: 本发明提供一种SQUID平面梯度计芯片的封装结构及封装方法，所述封装方法包括：提供一SQUID平面梯度计芯片；于所述SQUID平面梯度计芯片的下方设置至少一层缓冲层；于所述缓冲层的下方设置一基板，并于所述基板上制作与所述SQUID平面梯度计芯片的电极电性连接的引出电极；以及于所述基板上设置一封装盖板，其中，所述SQUID平面梯度计芯片及所述缓冲层均封装于所述封装盖板内。通过本发明提供的SQUID平面梯度计芯片的封装结构及封装方法，解决了现有SQUID平面梯度计芯片封装结构的不平衡度指标较差的问题。
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公开(公告)号：CN114497344B
公开(公告)日：2025-03-28
申请号：CN202011156414.5
申请日：2020-10-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种深亚微米约瑟夫森隧道结及其制备方法，该结构包括：衬底；约瑟夫森隧道结，沿横向方向延伸形成于衬底的上表面，约瑟夫森隧道结自左向右包括第一电极、势垒层及第二电极；第一电极引出结构，与第一电极一体成形；第二电极引出结构，与第二电极一体成形。通过在衬底上沿横向方向(即沿水平方向)制备约瑟夫森隧道结的三层膜，从而形成沿横向延伸的约瑟夫森隧道结，结的尺寸大小不会受限于光刻极限的限制，薄膜厚度可作为结的一条边长，这将大幅缩减结面积；另外，由于三层膜结构分别制备，且其电极引出结构与对应的电极一体成型，减少了传统工艺中所需的绝缘层和配线层，简化了工艺流程，缩短了工艺周期，使工艺可控性提高。
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