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公开(公告)号：CN112687791A
公开(公告)日：2021-04-20
申请号：CN202010411079.2
申请日：2020-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明实施例涉及半导体装置及其制作方法。本发明实施例提供一种半导体装置，其包含扩散势垒结构、底部电极、所述底部电极上方的顶部电极、切换层及罩盖层。所述底部电极在所述扩散势垒结构上方。所述顶部电极在所述底部电极上方。所述切换层在所述底部电极与所述顶部电极之间，且经配置以存储数据。所述罩盖层在所述顶部电极与所述切换层之间。所述扩散势垒结构的热导率大于近似20W/mK。
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公开(公告)号：CN110783452A
公开(公告)日：2020-02-11
申请号：CN201910119439.9
申请日：2019-02-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明的实施例提供一种相变存储器器件，包含具有安置在相变元件与介电层之间的吸气剂金属层的相变存储器结构。相变存储器结构包含介电层、底部电极、通孔、相变元件以及吸气剂金属层。介电层安置在衬底上方。底部电极上覆于介电层。通孔从介电层的底部表面延伸穿过介电层到介电层的顶部表面。相变元件上覆于底部电极。吸气剂金属层安置在介电层与相变元件之间。
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公开(公告)号：CN106159083B
公开(公告)日：2019-08-30
申请号：CN201510148817.8
申请日：2015-03-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及一种形成具有介电数据层的RRAM单元的方法和相关的装置，介电数据层配置为提供良好的性能、器件良率、和数据保持。在一些实施例中，通过形成具有底电极层、顶电极层和设置在底电极层和顶电极层之间的介电数据存储层的RRAM膜堆叠件来实施该方法，其中底电极层设置在半导体衬底上方。介电数据存储层包括具有氢掺杂的氧化物的性能增强层和具有氧化铝的数据保持层。然后，根据一个或多个掩蔽层图案化RRAM膜堆叠件以形成顶电极和底电极；以及在电接触顶电极的位置处形成上部金属互连层。本发明涉及用于RRAM结构的氧化物膜方案。
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公开(公告)号：CN109119532A
公开(公告)日：2019-01-01
申请号：CN201711246858.6
申请日：2017-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本公开实施例涉及电阻式随机存取存储器装置。在一些实施例中，电阻式随机存取存储器装置包含下电极设置于导电下部内连线层上，上电极位于下电极之上，以及多层数据存储结构介于下电极与上电极之间。多层数据存储结构具有第一和第二子层。第一子层具有来自于第一组金属的第一金属、来自于第二组金属的第二金属的第一浓度以及氧。第二子层具有来自于第一组金属的第三金属、来自于第二组金属的第四金属的非零第二浓度以及氧。非零第二浓度小于第一浓度，并且使得形成于第二子层内的导电细丝宽于形成于第一子层内的导电细丝。
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Patent Agency Ranking
公开(公告)号：CN105990521B
公开(公告)日：2018-12-07
申请号：CN201510731926.2
申请日：2015-11-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了具有复合覆盖层的电阻式随机存取存储器(RRAM)单元。氧化钽基层布置在底部电极层上方。复合覆盖层布置在氧化钽基层上方并且邻接氧化钽基层。复合覆盖层包括第一金属层和位于第一金属层上面的第二金属层。相比于第二金属层，第一金属层与氧化钽基层具有更高的反应性。顶部电极层布置在复合覆盖层上方。本发明也提供了用于制造RRAM单元的方法。本发明实施例涉及具有复合覆盖层的电阻式随机存取存储器(RRAM)单元。
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公开(公告)号：CN104979470A
公开(公告)日：2015-10-14
申请号：CN201510069809.4
申请日：2015-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/1616 , H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明涉及形成具有减小的泄漏电流的电阻式随机存取存储器(RRAM)单元的方法和相关的装置。在一些实施例中，该方法通过以下步骤实施：使用至少形成底电极的顶部的原子层沉积(ALD)工艺在下金属互连层上方形成底电极；随着底电极的顶部的形成，在底电极的顶部上原位形成介电数据存储层；在介电数据存储层上方形成顶电极，并且在顶电极上方形成上金属互连层。通过随着上面的介电数据存储层的形成而使用ALD工艺原位形成底电极的顶部，改进了RRAM单元的泄漏电流、泄漏电流分布和器件良率。本发明还涉及RRAM单元的底电极的形成。
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公开(公告)号：CN118591274A
公开(公告)日：2024-09-03
申请号：CN202410583914.9
申请日：2024-05-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的各个实施例针对包括衬底上方的底部电极的集成芯片。顶部电极位于底部电极上面。覆盖结构设置在顶部电极和底部电极之间。覆盖结构包括与金属层垂直堆叠的扩散阻挡层。切换结构设置在底部电极和覆盖结构之间。切换结构包括底部电极上的介电层以及介电层上的第一氧亲和层。第一氧亲和层的第一吉布斯自由能小于介电层的第二吉布斯自由能。第一吉布斯自由能和第二吉布斯自由能之间的第一差小于‑100kJ/mol。本申请的实施例还涉及用于形成集成芯片的方法。
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公开(公告)号：CN115207022A
公开(公告)日：2022-10-18
申请号：CN202210341022.9
申请日：2022-04-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及用于存储器的掺杂的侧壁间隔件/蚀刻停止层。本公开的各种实施例涉及一种集成电路(IC)芯片，包括存储器单元并且具有侧壁间隔件和/或蚀刻停止层，该侧壁间隔件和/或蚀刻停止层被掺杂以减少侧壁间隔件和蚀刻停止层之间的界面处的电荷积累。存储器单元包括底部电极、上覆于底部电极的数据存储元件、以及上覆于数据存储元件的顶部电极。侧壁间隔件在由数据存储元件和顶部电极形成的公共侧壁上上覆于底部电极，并且蚀刻停止层衬于侧壁间隔件。侧壁间隔件和蚀刻停止层在界面处直接接触并在界面处形成电偶极子。用于减少电荷积累的掺杂减小了由电偶极子产生的电场，从而减少了电场对存储器单元的影响。
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公开(公告)号：CN115148740A
公开(公告)日：2022-10-04
申请号：CN202110918486.7
申请日：2021-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507 , H01L27/11509
Abstract: 本发明各种实施例涉及一种集成芯片、存储器装置及其形成方法，所述存储器装置包括位于衬底之上的第一底部电极层。铁电开关层设置在第一底部电极层之上。第一顶部电极层设置在铁电开关层之上。第二底部电极层设置在第一底部电极层与铁电开关层之间。第二底部电极层与第一底部电极层相比更不容易氧化。
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