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公开(公告)号：CN112670428B
公开(公告)日：2024-09-13
申请号：CN202010279672.6
申请日：2020-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H10K59/10 , H10K59/80 , H10K50/856
Abstract: 本发明的各种实施例涉及一种显示装置及形成其的方法。显示装置包括设置在半导体衬底的上方的隔离结构。电极至少局部地设置在隔离结构的上方。发光结构设置在电极的上方。导电性反射器设置在隔离结构下方且电耦合到电极。导电性反射器至少局部地设置在发光结构的侧壁之间。导电性反射器包含掺杂非金属的铝材料。本发明涉及一种具有反射率得到提高的反射器的显示装置。
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公开(公告)号：CN115527921A
公开(公告)日：2022-12-27
申请号：CN202210259355.7
申请日：2022-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/764
Abstract: 一种半导体元件及其形成方法，半导体元件包括安装于基材上的第一半导体晶粒、安装于基材上且与第一半导体晶粒分离的第二半导体晶粒、在第一半导体晶粒与第二半导体晶粒之间且具有第一密度的第一介电材料、及第一介电材料中的第二介电材料柱，第二介电材料具有不同于第一密度的第二密度，且第二介电材料包括孔隙区。
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公开(公告)号：CN114765153A
公开(公告)日：2022-07-19
申请号：CN202210014819.8
申请日：2022-01-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L23/538 , H01L21/48
Abstract: 一种晶粒、半导体封装体与形成硅穿孔结构的方法，晶粒包含半导体基板、介电结构、互连结构、硅穿孔结构与硅穿孔阻障结构。半导体基板具有前侧与相对的背侧。介电结构可包含置于半导体基板的前侧上的基板氧化层与置于基板氧化层上的多个层间介电层。互连结构置于介电结构中。硅穿孔结构在垂直方向上从半导体基板的背侧延伸贯穿至半导体基板的前侧，使得硅穿孔结构的第一端部置于介电结构中。硅穿孔阻障结构可包含接触硅穿孔结构的第一端部的阻障线与第一密封环，第一密封环置于基板氧化层中并在横向上环绕硅穿孔结构，横向与垂直方向垂直。
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公开(公告)号：CN112436087A
公开(公告)日：2021-03-02
申请号：CN202010656452.0
申请日：2020-07-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本公开的各种实施例涉及包含数据存储结构的存储单元。顶部电极上覆于底部电极。数据存储结构安置于顶部电极与底部电极之间。数据存储结构包含第一数据存储层、第二数据存储层以及第三数据存储层。第二数据存储层安置于第一数据存储层与第三数据存储层之间。第二数据存储层具有比第三数据存储层低的带隙。第一数据存储层具有比第二数据存储层低的带隙。
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公开(公告)号：CN111129292A
公开(公告)日：2020-05-08
申请号：CN201910229163.X
申请日：2019-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本揭示案针对具有底电极阻障堆叠的电阻性随机存取记忆体(RRAM)结构。举例而言，RRAM结构包括：(i)具有导电材料及层堆叠的底电极，其中层堆叠覆盖导电材料的底面及侧面且插入于导电材料与下导电结构之间；(ii)安置于底电极上且与导电结构相对的电阻切换层；以及(iii)安置于电阻切换层上的顶电极。
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公开(公告)号：CN112436087B
公开(公告)日：2025-03-14
申请号：CN202010656452.0
申请日：2020-07-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的各种实施例涉及包含数据存储结构的存储单元。顶部电极上覆于底部电极。数据存储结构安置于顶部电极与底部电极之间。数据存储结构包含第一数据存储层、第二数据存储层以及第三数据存储层。第二数据存储层安置于第一数据存储层与第三数据存储层之间。第二数据存储层具有比第三数据存储层低的带隙。第一数据存储层具有比第二数据存储层低的带隙。
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公开(公告)号：CN112599475B
公开(公告)日：2024-12-24
申请号：CN202011065670.3
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/48 , H01L23/488
Abstract: 本公开的实施例在一些实施例中涉及形成集成芯片的方法。该方法包括在半导体主体的正面的互连结构上方形成多个接合焊盘结构，多个接合焊盘结构分别具有钛接触层。图案化互连结构和半导体主体，以形成延伸进入半导体主体的沟槽。在沟槽内形成介电填充材料。在将半导体主体接合至载体衬底之前，蚀刻介电填充材料以暴露钛接触层。减薄半导体主体以沿半导体主体的背面暴露介电填充材料，并形成多个集成芯片管芯；以及去除介电填充材料以分离多个集成芯片管芯。本申请的实施例还提供了集成芯片及其形成方法。
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公开(公告)号：CN111129292B
公开(公告)日：2023-02-28
申请号：CN201910229163.X
申请日：2019-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N70/00
Abstract: 本揭示案针对具有底电极阻障堆叠的电阻性随机存取记忆体(RRAM)结构。举例而言，RRAM结构包括：(i)具有导电材料及层堆叠的底电极，其中层堆叠覆盖导电材料的底面及侧面且插入于导电材料与下导电结构之间；(ii)安置于底电极上且与导电结构相对的电阻切换层；以及(iii)安置于电阻切换层上的顶电极。
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