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公开(公告)号：CN101393770B
公开(公告)日：2014-08-20
申请号：CN200810175644.9
申请日：2008-07-18
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/4063 , H01L29/06 , H01L29/78 , H01L27/12
Abstract: 本发明公开了存储器单元结构、装置、控制器及其制造和操作方法。示例性实施例说明了使用双极结晶体管(BJT)操作的存储器单元结构、存储器阵列、存储器装置、存储器控制器和存储器系统。
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公开(公告)号：CN101290933A
公开(公告)日：2008-10-22
申请号：CN200810125814.2
申请日：2008-01-23
Applicant: 三星电子株式会社
CPC classification number: H01L27/0262 , H01L29/7436
Abstract: 一种包括输入/输出端结构和电流放电结构的静电放电(ESD)保护装置。该电流放电结构包括通过栅极电极与桥接区分离的导电区，形成在该导电区下面的阱区，通过另一个导电区与该阱区分离的另一个阱区，和通过另一个阱区实施双电流放电路径的多个附加的导电区。
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公开(公告)号：CN101174632A
公开(公告)日：2008-05-07
申请号：CN200710167796.X
申请日：2007-11-01
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L27/12 , H01L29/78 , H01L21/8242 , H01L21/84 , H01L21/336
Abstract: 一种单晶体管浮体动态随机存取存储器(DRAM)装置，包括设置在半导体基板上的浮体和设置在浮体上的栅极电极，浮体包括过量载流子存储区域。DRAM装置还包括分别设置在栅极电极两侧的源极和漏极区域，以及设置在浮体与源极和漏极区域之间的泄漏屏蔽图案。每个源极和漏极区域都接触浮体，浮体可以设置在源极和漏极区域之间。浮体还可以在泄漏屏蔽图案下横向延伸，该泄漏屏蔽图案可以设置在栅极电极的外侧。
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公开(公告)号：CN119627023A
公开(公告)日：2025-03-14
申请号：CN202410972360.1
申请日：2024-07-19
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 一种用于检测缺陷的电路，包括：缺陷检测导体，设置在半导体管芯的外围区域中；输入焊盘，连接到缺陷检测导体的第一端；输出焊盘，连接到缺陷检测导体的第二端；缺陷检测组件，连接到缺陷检测导体，并且被配置为检测缺陷检测导体的缺陷；以及控制器，被配置为控制缺陷检测组件的操作，其中，缺陷检测组件包括参考电压源、参考电容器、开关组件和多个检测电容器，并且开关组件被配置为将参考电容器连接到参考电压源、缺陷检测导体的与输入焊盘相邻的位置、以及缺陷检测导体的与输出焊盘相邻的位置之一。
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公开(公告)号：CN117500274A
公开(公告)日：2024-02-02
申请号：CN202310713454.2
申请日：2023-06-15
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置和包括其的存储器系统。垂直集成的非易失性存储器装置包括：外围电路结构，其中具有外围电路；以及单元阵列结构，接合到外围电路结构，并且其中具有单元区域和连接区域。单元区域包括在连接区域中交替堆叠的多个栅电极和多个绝缘层。多个栅电极包括具有阶梯形状的单元堆叠件、被配置为穿过单元区域中的单元堆叠件的多个电容器芯接触结构、以及在连接区域中连接到多个栅电极的多个电容器栅极接触结构。多个电容器芯接触结构中的每个包括(i)电连接到外围电路的第一芯导体和(ii)在第一芯导体与多个栅电极之间延伸的第一覆盖绝缘层，并且构成电容器，在电容器中，第一芯导体、第一覆盖绝缘层和多个栅电极连接到外围电路。
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Patent Agency Ranking
公开(公告)号：CN108399931A
公开(公告)日：2018-08-14
申请号：CN201711282951.2
申请日：2017-12-07
Applicant: 三星电子株式会社
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/08 , G11C16/24
Abstract: 提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。
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公开(公告)号：CN105097034A
公开(公告)日：2015-11-25
申请号：CN201510242148.0
申请日：2015-05-13
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储系统以及存储控制器的操作方法。该非易失性存储系统包括存储控制器和具有多个存储单元的非易失性存储装置。存储控制器被构造为对时钟计数以生成当前时间、在断电状态下在所述多个存储单元中的预定存储单元中编程虚拟数据、当在断电状态之后出现上电状态时检测预定存储单元的电荷逸失，并基于检测到的电荷逸失来恢复当前时间。
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公开(公告)号：CN103106924A
公开(公告)日：2013-05-15
申请号：CN201210375708.6
申请日：2012-09-29
Applicant: 三星电子株式会社
CPC classification number: G11C16/26 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C2211/563
Abstract: 一种非易失性存储器件的软判决读取方法包含：接收软判决读取命令；向被选字线施加读取电压；对分别连接到该被选字线的被选存储单元的位线进行预充电；以及连续地感测该被选存储单元的状态。位线的预充电电压和供应到被选字线的读取电压在感测被选存储单元的状态期间不改变。
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公开(公告)号：CN101150132B
公开(公告)日：2011-12-07
申请号：CN200710087961.0
申请日：2007-02-23
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L27/105 , H01L29/78
CPC classification number: H01L21/823842 , H01L21/823885 , H01L27/092 , H01L27/105 , H01L27/1052
Abstract: 本发明提供了一种半导体器件，其包括：NMOS垂直沟道晶体管，位于衬底上，并包括围绕垂直p沟道区的p+多晶硅栅电极；和PMOS垂直沟道晶体管，位于衬底上，并包括围绕垂直n沟道区的n+多晶硅栅电极。该NMOS和PMOS垂直沟道晶体管任选地在CMOS操作模式下可工作。
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公开(公告)号：CN1933163A
公开(公告)日：2007-03-21
申请号：CN200610153746.1
申请日：2006-09-15
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L21/8247 , H01L21/768 , G11C16/04 , G11C11/56
CPC classification number: H01L27/115 , H01L27/11519 , H01L27/11568 , H01L29/792 , H01L29/7926
Abstract: 一种非易失性半导体存储器件，包括：多个柱子，从半导体衬底向上突起并具有各个顶表面和相对侧壁；在柱子的顶表面上并沿着第一方向连接一行柱子的位线；在多个柱子之一的相对侧壁上并在位线之下横跨的字线对；以及在字线对的分别一个和多个柱子之一之间插入的存储器层对。一种制造非易失性半导体存储器件的方法，包括：选择性地蚀刻半导体衬底，以形成多个具有相对侧壁并沿着一方向排列的条；沿着条的侧壁形成存储器层和字线；选择性地蚀刻条，以形成多个柱子；以及形成位线，其连接柱子并在字线之上横跨。
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