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公开(公告)号：CN120015090A
公开(公告)日：2025-05-16
申请号：CN202411416336.6
申请日：2024-10-11
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括：存储单元阵列，包括多个存储单元；以及页缓冲器电路，包括通过多条位线分别耦接到多个存储单元的多个页缓冲器。多个页缓冲器中的每个页缓冲器包括：第一晶体管，基于第一控制信号将多条位线中的对应位线耦接到第一节点；第二晶体管，将第一节点耦接到感测节点；感测锁存器，被配置为：基于感测节点的第一电压电平来感测存储在对应存储单元中的数据；强制锁存器，被配置为：存储强制数据；第一放电晶体管，包括被配置为接收强制数据的第一栅极端子；以及第二放电晶体管，包括被配置为接收放电控制信号的第二栅极端子。
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公开(公告)号：CN100583440C
公开(公告)日：2010-01-20
申请号：CN200610164636.5
申请日：2006-09-04
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/522 , H01L29/78 , H01L21/8242 , H01L21/768 , H01L21/336
CPC classification number: H01L27/10802 , H01L27/108 , H01L27/10844 , H01L27/10885 , H01L27/10891
Abstract: 本发明提供一种动态随机存取存储器(DRAM)，其具有双栅极垂直沟道晶体管。该器件包括柱形有源图案，该柱形有源图案包括与半导体衬底接触的源区、形成在该源区上方的漏区、以及形成在该源区和漏区之间的沟道区。该有源图案设置在单元阵列区中。在该有源图案上，位线布置为沿一方向连接该漏区。在该有源图案之间，字线布置地与该位线交叉。栅极绝缘膜置于该字线和有源图案之间。
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公开(公告)号：CN101393770A
公开(公告)日：2009-03-25
申请号：CN200810175644.9
申请日：2008-07-18
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/4063 , H01L29/06 , H01L29/78 , H01L27/12
Abstract: 本发明公开了存储器单元结构、装置、控制器及其制造和操作方法。示例性实施例说明了使用双极结晶体管(BJT)操作的存储器单元结构、存储器阵列、存储器装置、存储器控制器和存储器系统。
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公开(公告)号：CN119725282A
公开(公告)日：2025-03-28
申请号：CN202411334294.1
申请日：2024-09-24
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L23/49 , H01L23/498 , H10B80/00
Abstract: 半导体封装包括：封装衬底，具有多个衬底焊盘；芯片堆叠，包括多个半导体芯片，每个芯片具有沿着上表面的一个边缘布置的多个芯片焊盘；以及焊盘延伸部，从多个芯片焊盘延伸到该一个边缘的相邻侧表面。半导体芯片被堆叠，使得相邻侧表面具有共面表面。设置有绝缘膜和多条导线的多通道膜将多个半导体芯片的芯片焊盘连接到多个衬底焊盘。
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公开(公告)号：CN101206917A
公开(公告)日：2008-06-25
申请号：CN200710199845.8
申请日：2007-12-14
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/4091
CPC classification number: G11C11/4091 , G11C11/4096 , G11C2207/002 , G11C2207/005 , G11C2211/4016
Abstract: 一种半导体集成电路包括：多个字线；与该多个字线交叉的多个位线；在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个可以是浮置体单元。位线选择电路可以被配置为选择性地将该多个位线的每一个连接到输出位线。该实施例还可以包括多个读出放大器，其中该多个读出放大器的数目大于1且小于该多个位线的数目。读出放大器开关结构可以被配置为选择性地将该多个读出放大器的每一个连接到该输出位线。
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Patent Agency Ranking
公开(公告)号：CN1983601A
公开(公告)日：2007-06-20
申请号：CN200610164636.5
申请日：2006-09-04
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/522 , H01L29/78 , H01L21/8242 , H01L21/768 , H01L21/336
CPC classification number: H01L27/10802 , H01L27/108 , H01L27/10844 , H01L27/10885 , H01L27/10891
Abstract: 本发明提供一种动态随机存取存储器(DRAM)，其具有双栅极垂直沟道晶体管。该器件包括柱形有源图案，该柱形有源图案包括与半导体衬底接触的源区、形成在该源区上方的漏区、以及形成在该源区和漏区之间的沟道区。该有源图案设置在单元阵列区中。在该有源图案上，位线布置为沿一方向连接该漏区。在该有源图案之间，字线布置地与该位线交叉。栅极绝缘膜置于该字线和有源图案之间。
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公开(公告)号：CN1913276A
公开(公告)日：2007-02-14
申请号：CN200610108738.5
申请日：2006-08-10
Applicant: 三星电子株式会社
CPC classification number: H01L27/0262
Abstract: 一种用于静电放电(ESD)保护的可控硅整流器(SCR)包括隔离设备。该隔离设备将连接到第一阴极的主地电压线与连接到第二阴极的外围地电压线相隔离。结果，即使当在集成电路的操作期间在外围地电压线中发生噪声时，主地电压线也维持稳定的电压电平。
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公开(公告)号：CN117423373A
公开(公告)日：2024-01-19
申请号：CN202310414425.6
申请日：2023-04-18
Applicant: 三星电子株式会社
Abstract: 各种示例实施例提供了一种闪存器件，包括：单元串，具有多个存储单元；页缓冲器，连接到单元串和位线，并被配置为通过对与位线相连的读出节点进行预充电来读出存储在选自多个存储单元中的所选存储单元中的数据；以及电压调节器，向页缓冲器提供源电压。页缓冲器包括：锁存器，包括耦接在锁存器节点与反相锁存器节点之间的第一反相器和第二反相器；以及下拉NMOS晶体管，用于将所选存储单元的读出结果跳变到锁存器节点。电压调节器通过向下拉NMOS晶体管提供源电压来调节跳变电压。
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公开(公告)号：CN108399931B
公开(公告)日：2022-02-01
申请号：CN201711282951.2
申请日：2017-12-07
Applicant: 三星电子株式会社
Abstract: 提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。
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