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公开(公告)号：CN108346447B
公开(公告)日：2023-09-26
申请号：CN201711120376.6
申请日：2017-11-13
Applicant: 三星电子株式会社
Abstract: 提供了对包括N条串选择线、字线、第一位线组和第二位线组的非易失性存储器件进行编程的方法。该方法可以包括：响应于顺序施加的第一地址至第N地址，通过顺序地选择所述N条串选择线来顺序地对连接到字线和包括在第一位线组中的至少一条位线的第一存储器单元进行编程；然后响应于顺序施加的第N+1地址至第2N地址，通过顺序地选择所述N条串选择线之一来顺序地对连接到字线和包括在第二位线组中的至少一条位线的第二存储器单元进行编程。
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公开(公告)号：CN106683702B
公开(公告)日：2021-04-23
申请号：CN201610984661.1
申请日：2016-11-09
Applicant: 三星电子株式会社
Abstract: 本发明公开了一种非易失性存储器装置。该非易失性存储器装置包括：包括多个存储器单元的单元阵列、包括多个锁存集的页缓冲器和控制逻辑。页缓冲器通过位线连接至单元阵列。锁存集分别被构造为通过位线从存储器单元中的所选择的存储器单元中感测数据。锁存集分别被构造为执行多次读操作，以确定一个数据状态。锁存集分别被构造为存储读操作的结果。控制逻辑被构造为控制页缓冲器，以使得锁存集按次序分别存储读操作的结果，以将存储在锁存集中的数据彼此比较，以及基于比较结果选择锁存集中的一个锁存集。
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公开(公告)号：CN103996415A
公开(公告)日：2014-08-20
申请号：CN201410025173.9
申请日：2014-01-20
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件，包括：单元阵列，包括沿垂直方向在衬底上延伸的多个单元串；页缓冲器，连接到多个位线并且被配置成在感测操作中存储单元阵列的感测数据；电压生成器，被配置成向多个字线和所述多条位线提供电压；以及输入/输出缓冲器，被配置成临时存储在来自页缓冲器的数据转储中接收到的感测数据并且向外部设备输出临时存储的数据。所述非易失性存储器件还包括控制逻辑，被配置成在感测转储到输入/输出缓冲器的数据之后并且在完成从感测操作的偏置电压恢复单元阵列之前将非易失性存储器件的状态设置为就绪状态。
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公开(公告)号：CN106683702A
公开(公告)日：2017-05-17
申请号：CN201610984661.1
申请日：2016-11-09
Applicant: 三星电子株式会社
CPC classification number: G11C11/5671 , G11C11/5642 , G11C16/08 , G11C16/10 , G11C16/28 , G11C29/021 , G11C29/028 , G11C29/52 , G11C16/26 , G11C16/24
Abstract: 本发明公开了一种非易失性存储器装置。该非易失性存储器装置包括：包括多个存储器单元的单元阵列、包括多个锁存集的页缓冲器和控制逻辑。页缓冲器通过位线连接至单元阵列。锁存集分别被构造为通过位线从存储器单元中的所选择的存储器单元中感测数据。锁存集分别被构造为执行多次读操作，以确定一个数据状态。锁存集分别被构造为存储读操作的结果。控制逻辑被构造为控制页缓冲器，以使得锁存集按次序分别存储读操作的结果，以将存储在锁存集中的数据彼此比较，以及基于比较结果选择锁存集中的一个锁存集。
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公开(公告)号：CN106653073A
公开(公告)日：2017-05-10
申请号：CN201610645104.7
申请日：2016-08-09
Applicant: 三星电子株式会社
CPC classification number: G11C29/1201 , G11C7/1006 , G11C7/1039 , G11C7/1057 , G11C7/106 , G11C7/12 , G11C7/14 , G11C7/222 , G11C8/10 , G11C11/5642 , G11C16/0483 , G11C16/26 , G11C27/02 , G11C29/42 , G11C29/50012 , G11C29/52 , G11C29/56008 , G11C2029/0411 , G11C2029/5004 , G11C2211/5642 , G11C7/18
Abstract: 一种具有存储单元阵列和页缓冲器电路的非易失性存储设备，所述存储单元阵列包括耦合至第一字线至第M字线和第一位线至第N位线的多个存储单元(M>2，N>2)，所述页缓冲器电路包括分别耦合至第一位线至第N位线、并分别生成第一输出数据至第N输出数据的第一页缓冲器至第N页缓冲器。第K页缓冲器包括第一锁存器至第L锁存器，所述第一锁存器至第L锁存器在读电压被施加到第P字线之后，通过在不同的采样定时处对通过第K位线进行放电的第K输出线的电压进行采样，来生成读数据(K≤N，L>1，P≤M)。如果第一锁存器的读数据中的误差可校正，则第K页缓冲器输出第一输出数据。
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公开(公告)号：CN116137174A
公开(公告)日：2023-05-19
申请号：CN202211386405.4
申请日：2022-11-07
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储器件及其操作方法。所述非易失性存储器件包括第一片、第二片、地址替换电路和地址译码器，所述第一片包括多个存储块，所述第二片包括多个存储块，所述地址替换电路从外部控制器接收第一输入地址，所述第一输入地址对应于所述第一片的多个存储块中的第一存储块并且基于所述第一输入地址和坏块信息输出替换地址，所述地址译码器基于所述替换地址控制与所述第二片的多个存储块之中的第二存储块连接的字线，所述字线对应于所述替换地址。所述第一片的所述第一存储块为坏块。
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公开(公告)号：CN108399931A
公开(公告)日：2018-08-14
申请号：CN201711282951.2
申请日：2017-12-07
Applicant: 三星电子株式会社
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/08 , G11C16/24
Abstract: 提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。
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公开(公告)号：CN106653073B
公开(公告)日：2022-05-24
申请号：CN201610645104.7
申请日：2016-08-09
Applicant: 三星电子株式会社
Abstract: 一种具有存储单元阵列和页缓冲器电路的非易失性存储设备，所述存储单元阵列包括耦合至第一字线至第M字线和第一位线至第N位线的多个存储单元(M>2，N>2)，所述页缓冲器电路包括分别耦合至第一位线至第N位线、并分别生成第一输出数据至第N输出数据的第一页缓冲器至第N页缓冲器。第K页缓冲器包括第一锁存器至第L锁存器，所述第一锁存器至第L锁存器在读电压被施加到第P字线之后，通过在不同的采样定时处对通过第K位线进行放电的第K输出线的电压进行采样，来生成读数据(K≤N，L>1，P≤M)。如果第一锁存器的读数据中的误差可校正，则第K页缓冲器输出第一输出数据。
