公开(公告)号：CN111951848A

公开(公告)日：2020-11-17

申请号：CN202010832159.5

申请日：2020-08-18

Applicant: 上海交通大学

Inventor： 孙亚男 ,  蒋家琛 ,  刘维祎 ,  王琴 ,  毛志刚

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/4097

Abstract: 本发明提供例了一种嵌入式动态随机存储器增益单元及其操作方法，增益单元包括写传输晶体管，第一读传输晶体管、第二读传输晶体管和写耦合晶体管，以及写字线、写位线、读字线、读位线、写耦合控制线；写传输晶体管的栅极连接写字线；第二读传输晶体管的栅极连接电荷存储节点，源极或漏极中的一极连接固定电位；写耦合晶体管的源极与漏极连接写耦合控制线，写耦合晶体管的栅极连接电荷存储节点。增益单元增大了存储节点的等效寄生电容；在写操作时，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，写入的0和1具有更大的电压差；具有高数据保持时间及低刷新频率的特点。

公开(公告)号：CN111475205A

公开(公告)日：2020-07-31

申请号：CN202010135772.1

申请日：2020-03-02

Applicant: 上海交通大学 ,  上海航天计算机技术研究所

Inventor： 景乃锋 ,  洪途 ,  张子涵 ,  关宁 ,  王琴 ,  毛志刚 ,  贺光辉 ,  蒋剑飞 ,  绳伟光

IPC: G06F9/38 ,  G06F12/1027

Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。

公开(公告)号：CN111262562A

公开(公告)日：2020-06-09

申请号：CN202010136969.7

申请日：2020-03-02

Applicant: 上海交通大学

Inventor： 何卫锋 ,  林初雄 ,  孙亚男 ,  裴秉玺 ,  毛志刚

IPC: H03K5/26

Abstract: 本发明提供了一种亚稳态检测电路，包括：时钟振荡器产生第一时钟信号；窗口产生电路延迟第一时钟信号，以及产生第二时钟信号；第一同步器接收输入信号并对输入信号进行同步，以及检测输入信号是否在第二时钟信号的检测窗口内翻转并输出第一输出信号；第二同步器接收输入信号并对输入信号进行同步，以及检测输入信号是否在第一时钟信号的检测窗口内翻转，并输出第二输出信号；异或门装置的输入端接收第一输出信号和第二输出信号并输出第三输出信号，通过第三输出信号判断输入信号是否将导致所述第一同步器或者所述第二同步器发生亚稳态。该方法能够在亚稳态发生前检测出输入信号可能导致同步器发生亚稳态的情形。

公开(公告)号：CN106656116B

公开(公告)日：2020-02-11

申请号：CN201611226731.3

申请日：2016-12-27

Applicant: 上海交通大学

Inventor： 莫宁基 ,  蒋剑飞 ,  王琴 ,  关宁 ,  绳伟光 ,  景乃锋 ,  何卫锋 ,  贺光辉 ,  毛志刚

IPC: H03K5/13

Abstract: 本发明提供一种高线性度的相位插值器，包括：一负载电路，所述负载电路连接一等电位端；一差分对组，所述差分对组连接所述负载电路、一第一信号输入端、一第二信号输入端、一第三信号输入端和一第四信号输入端；一主电流源偏置阵列，所述主电流源偏置阵列连接所述差分对组、一象限控制信号输入端、一第一相位控制信号输入端和一第一偏置电压输入端；和两副电流源偏置阵列，两副电流源偏置阵列分别连接所述主电流源偏置阵列、一第二相位控制信号输入端和一第二偏置电压输入端。本发明的一种高线性度的相位插值器，可以获得高线性度的相位输出。

公开(公告)号：CN110365327A

公开(公告)日：2019-10-22

申请号：CN201910646634.7

申请日：2019-07-17

Applicant: 上海交通大学

Inventor： 刘永超 ,  宗诚 ,  何卫锋 ,  许文漪 ,  纪鹏飞 ,  林文淼 ,  毛志刚

IPC: H03K19/0175 ,  H03K19/003

Abstract: 本发明提供一种差分时钟树电路，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N-1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N-1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。本发明能够保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。

公开(公告)号：CN108537719A

公开(公告)日：2018-09-14

申请号：CN201810253799.3

申请日：2018-03-26

Applicant: 上海交通大学

Inventor： 景乃锋 ,  王建飞 ,  王琴 ,  蒋剑飞 ,  贺光辉 ,  梁晓峣 ,  毛志刚

IPC: G06T1/60 ,  G06T1/20

Abstract: 本发明公开一种提高通用图形处理器性能的系统及方法，所述系统包括：缓存组压力监测表，设置于主流多处理器的片上存储内，用于对每个缓存组的读写次数分别进行记录，根据记录的读写次数周期性地更新每个缓存组的压力状态；访问目标块仲裁单元，用于根据缓存组的压力状态及重映射表对访问请求进行仲裁，于压力大的缓存组请求寻找支援组时，搜索支援组，根据所述缓存组压力监测表得到搜索结果，进而于重映射表中建立该压力大缓存组与支援组的映射关系；重映射表，设置于主流多处理器的片上存储内，用于记录每一个高频访问缓存组与支援组的映射关系，并通过改变有效状态位来解除该映射，通过本发明，可提高改善GPU的片上资源效率。

公开(公告)号：CN104615496B

公开(公告)日：2018-08-24

申请号：CN201510052052.8

申请日：2015-01-30

Applicant: 上海交通大学

Inventor： 楼杰超 ,  绳伟光 ,  何卫锋 ,  景乃锋 ,  蒋剑飞 ,  毛志刚

IPC: G06F9/48

Abstract: 本发明提供一种基于多层次异构结构的可重构架构的并行扩展方法，其中所述基于多层次异构结构的可重构架构包括用于可重构计算的处理单元阵列、用于控制所述处理单元阵列的协控制器，以及用于调度、启动与运行所述协控制器的主控制器，面向上述可重构架构，本发明的扩展方法在ANSI C基础上扩展并定义三类函数：普通函数、任务函数与子任务函数，相互之间能实现灵活调用，因此能充分实现复杂的并行模式，有效挖掘多层次异构结构可重构架构的并行计算能力。

公开(公告)号：CN102932643B

公开(公告)日：2016-02-10

申请号：CN201210457226.5

申请日：2012-11-14

Applicant: 上海交通大学

Inventor： 朱惠 ,  陈伟伟 ,  何卫锋 ,  洪亮 ,  毛志刚

IPC: H04N19/27

Abstract: 本发明涉及一种适用于HEVC标准的扩展可变块运动估计电路，用于对系统内存中的图像数据进行压缩，所述的电路包括数据流控制模块、缓存阵列、PE阵列、加法树模块和扩展计算模块，所述的数据流控制模块的输入端与系统内存的图像数据端口连接，输出端依次连接缓存阵列、PE阵列、加法树模块和扩展计算模块。与现有技术相比，本发明具有硬件资源消耗少、计算量小等优点。

公开(公告)号：CN105245233A

公开(公告)日：2016-01-13

申请号：CN201510561100.6

申请日：2015-09-06

Applicant: 上海交通大学

Inventor： 王琴 ,  龙先杰 ,  蒋剑飞 ,  谢憬 ,  毛志刚

IPC: H03M7/04

Abstract: 本发明公开了一种面向三维集成电路中TSV的抗串扰编码方法，包括如下步骤：步骤一，计算当前周期信号跳转的情况；步骤二，计算阵列中每个位置的串扰电压大小；步骤三，计算阵列中每个位置的信号完整度情况；步骤四，把完整性较差的信号取反,通过本发明，可以降低串扰对信号完整性的影响。

公开(公告)号：CN102545837B

公开(公告)日：2015-10-21

申请号：CN201210024756.0

申请日：2012-02-03

Applicant: 上海交通大学

Inventor： 鲁晟 ,  金威 ,  何卫锋 ,  毛志刚

IPC: H03K3/011 ,  H03K3/012

Abstract: 本发明提供一种用于亚阈值电路的D触发器电路结构，在传统的mC2MOS结构上进行了调整，主级反相器和从级反相器分别移到主级反馈环路单元和从级反馈环路单元的输入到输出的数据通路上，从而将主级反馈环路单元和从级反馈环路单元输出端均与时钟信号分开，从而使主级第一类钟控互补单元和从级第一类钟控互补单元中的时钟信号不再直接影响其输出端从而消除了输出结果的毛刺，使电路输出更加稳定；同时，通过增大了NMOS管和PMOS管的宽长比，增大上拉电路的工作电流，避免了工艺偏差和温度的影响的缺点。