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公开(公告)号：CN216596228U
公开(公告)日：2022-05-24
申请号：CN202123062126.6
申请日：2021-12-07
申请人： 广州宸境科技有限公司
摘要： 本实用新型公开了一种空间感知装置，包括主处理模块、从处理模块、存储模块、至少一个第一空间感知传感器；每一所述第一空间感知传感器的输出端与所述主处理模块的输入端连接，所述主处理模块与至少一个所述从处理模块之间串联连接；所述存储模块的数据端与所述主处理模块的存储端连接。本实用新型的装置支持空间感知传感器数据的并行处理，有效提高了装置的处理能力，应用范围广，成本低。
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公开(公告)号：CN216527140U
公开(公告)日：2022-05-13
申请号：CN202122779113.4
申请日：2021-11-12
申请人： 深圳优矽科技有限公司
摘要： 本申请提供一种分支预测的装置及处理器，所述装置用于处理器的指令执行，包括：全局分支历史寄存器；分支反馈单元；分支反馈值生成单元，与所述分支反馈单元及所述全局分支历史寄存器连接，用于生成分支预测反馈值；异或计算单元，与所述分支反馈值生成单元及程序计数器连接，用于将分支指令的地址与所述分支预测反馈值进行异或运算；模式历史表索引单元，与所述异或计算单元连接，用于从模式历史表得到预测分支跳转的决策计数器；预测跳转单元，与所述模式历史表索引单元连接，用于根据所述决策计数器的状态值预测分支是否跳转。通过分支执行情况的反馈提高分支预测准确率。
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公开(公告)号：CN212411183U
公开(公告)日：2021-01-26
申请号：CN202021746320.9
申请日：2020-08-19
申请人： 深圳比特微电子科技有限公司
摘要： 本公开涉及用于执行散列算法的运算电路、芯片和计算装置。执行散列算法的运算电路，包括以流水线结构布置的多个运算级，每个运算级包括：一组输入和一组输出，输入对应耦接到前一运算级的输出，输出对应耦接到后一运算级的输入；多个组合逻辑模块，每一个的输入耦接到一组输入中至少一部分；多个延时模块，每一个的输入耦接到一组输入之一，输出耦接到一组输出中的不与组合逻辑模块相耦接的一个，使这样的输出各自耦接到一个延时模块；多个补充延时模块，每一个的输入耦接到对应组合逻辑模块的输出，输出耦接到一组输出之一，其中，每个延时模块和补充延时模块由串联的相同延时单元构成，使从每个运算级的输入到输出中每一个的计算延时基本相等。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN206639209U
公开(公告)日：2017-11-14
申请号：CN201720306205.1
申请日：2017-03-27
申请人： 上海芯旺微电子技术有限公司
摘要： 本实用新型提供一种处理器内核结构，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。本实用新型中的处理器内核结构的效率更高。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN205959186U
公开(公告)日：2017-02-15
申请号：CN201620749187.X
申请日：2016-07-15
申请人： 重庆安碧捷科技股份有限公司
发明人： 陈瀚
摘要： 本实用新型提供的医疗多线程共享资源系统，包括共享资源队列模块、资源存储模块、资源释放模块以及用于发起线程存储和释放指令的请求模块；所述共享资源队列模块包括：用于优先对队列中的每个元素进行存储和释放操作的主队列模块和用于当主队列模块满载后接替主队列模块工作的从队列模块，所述从队列模块初始状态为空闲状态；本实用新型通过构建两条共享资源队列，针对多核或多处理器中多线程的并发资源共享分配进行优化，充分发挥了多处理器的硬件能力，避免了资源分配中的加锁、解锁的性能消耗和冲突，提高了处理器的处理性能。
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公开(公告)号：CN203241983U
公开(公告)日：2013-10-16
申请号：CN201220352023.5
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
摘要： 本实用新型的实施例公开了一种用于执行信号处理操作的装置包括：系统存储器存储单元；地址生成器单元，功能上连接到系统存储器存储单元并且用于接收数据并且写入数据；寄存器存储器阵列，功能上连接到地址生成器并且用于接收数据并且写入值，使用寄存器文件系统来存储寄存器存储器阵列中的数据；乘法累加执行单元，功能上连接到寄存器文件系统并且作用于接收并且写入，将数据值配对相乘和相加并且向寄存器存储器阵列中的位置写入求和；在分级方案中组织寄存器文件系统，将单独寄存器存储器位置配对组织成相应配对寄存器单元，将配对寄存器单元配对组织成相应分组寄存器单元；地址生成器单元将来自系统存储器存储单元的值放入寄存器。
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公开(公告)号：CN203025688U
公开(公告)日：2013-06-26
申请号：CN201320020590.5
申请日：2013-01-16
申请人： 深圳市怡化电脑有限公司 , 深圳市怡化时代科技有限公司 , 深圳市怡化金融智能研究院
摘要： 本实用新型公开了一种多处理器程序加载装置及加载方法，包括一个Flash存储器、一个主控CPU处理器、至少一个FPGA处理器和至少一个DSP处理器，所述Flash存储器与所述主控CPU处理器连接，所述主控CPU处理器与至少一个FPGA处理器连接，所述每一个单独的FPGA处理器与至少一个DSP处理器连接。本实用新型在不增加额外器件的情况下，实现用一个Flash芯片完成多个处理器的程序加载和数据通信的设计，解决需要为每个控制器芯片设计独立储存器及相应控制器件的问题，节约了实现空间和成本。
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公开(公告)号：CN200997135Y
公开(公告)日：2007-12-26
申请号：CN200620047703.0
申请日：2006-11-10
申请人： 上海海尔集成电路有限公司
摘要： 本实用新型公开了一种内置通用同步异步收发器的微控制器结构，包括各自分别与总线相连的内核、外设和特殊功能部件，所述的内核包括：时钟发生器、复位逻辑电路、存储器、算术逻辑单元分别与中央处理单元相连接，上述器件又分别与总线相连接；所述的外设包括：与总线相连的输入输出端口、8位6路模/数转换器，一路捕捉、三路定时器、比较和脉宽调制模块、通用同步异步收发器分别通过共用引脚数据线与总线连接；所述的特殊功能部件包括：器件配置位、片内上电延时复位、欠压复位逻辑、看门狗定时器、休眠模式，以上器件分别与总线连接。本实用新型抗干扰能力强、低系统成本、高可靠性、设计灵活。
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公开(公告)号：CN213482862U
公开(公告)日：2021-06-18
申请号：CN202022585378.6
申请日：2020-11-10
申请人： 北京微核芯科技有限公司
发明人： 郇丹丹
摘要： 本实用新型公开了一种用于调度乱序队列和判断队列取消项的乱序处理器，包括：指令分配电路；分别与分配电路相连用于记录乱序处理器中所有指令的寄存器和乱序队列；分别与寄存器和乱序队列相连的仲裁电路，仲裁电路用于乱序处理器的乱序队列中指令的年龄信息的大小比较，以判断得到指令年龄的新老，在调度乱序队列时，选择队列中有效且年龄最老的指令进行执行；在判断队列取消项时，选择队列中引起取消的指令及比引起取消的指令的年龄新的指令进行取消。该乱序处理器可以提高调度以及队列取消项判断的可靠性，降低判断复杂度，减小判断延时，并具有低功耗和面积小的特点。
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