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公开(公告)号：CN110311735A
公开(公告)日：2019-10-08
申请号：CN201910590459.4
申请日：2019-07-02
Applicant: 上海交通大学
IPC: H04B10/50 , H04B10/516
Abstract: 本发明公开了一种光发射器，应用于光电互连接口系统中，其包括：互相连接的电芯片和光芯片；电芯片包括：驱动器模块和匹配模块；驱动器模块用于产生驱动信号并向光芯片传输；光芯片用于根据驱动信号对光信号进行调制得到调制信号并输出；匹配模块用于对经光芯片输出的驱动信号进行阻抗匹配。本发明具有光发射器的器件选择不受限和阻抗匹配精度较高的优点。
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公开(公告)号：CN110311735B
公开(公告)日：2021-05-07
申请号：CN201910590459.4
申请日：2019-07-02
Applicant: 上海交通大学
IPC: H04B10/50 , H04B10/516
Abstract: 本发明公开了一种光发射器，应用于光电互连接口系统中，其包括：互相连接的电芯片和光芯片；电芯片包括：驱动器模块和匹配模块；驱动器模块用于产生驱动信号并向光芯片传输；光芯片用于根据驱动信号对光信号进行调制得到调制信号并输出；匹配模块用于对经光芯片输出的驱动信号进行阻抗匹配。本发明具有光发射器的器件选择不受限和阻抗匹配精度较高的优点。
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公开(公告)号：CN110350979A
公开(公告)日：2019-10-18
申请号：CN201910590458.X
申请日：2019-07-02
Applicant: 上海交通大学
IPC: H04B10/516 , G02F1/21
Abstract: 本发明提供了一种光电调制器和光电互联接口，该光电调制器包括光分束器、光合束器和并联的两个光调制支路；光分束器具有两个输出端，其中一个输出端与其中一光调制支路的输入端相连，另一个输出端与另一光调制支路的输入端相连；光合束器具有两个输入端，其中一个输入端与其中一光调制支路的输出端相连，另一个输入端与另一光调制支路的输出端相连；每一光调制支路均包括相互串联的若干个马赫曾德尔调制器。本发明降低了对电驱动器驱动能力的要求，使得电信号(驱动信号)不需再进行远距离传输，因此减少了信号完整性分析的复杂度，降低了电信号的(驱动信号)传播损耗。
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公开(公告)号：CN110224759A
公开(公告)日：2019-09-10
申请号：CN201910591044.9
申请日：2019-07-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种光发射器，包括：电流模逻辑驱动模块、调制器和端接模块；采用直接耦合方式将电流模逻辑驱动模块与调制器的输入端连接，电流模逻辑驱动模块用于产生并输出高速差分驱动信号；采用直接耦合方式将调制器的输出端与端接模块的输入端连接；调制器用于根据接收到的高速差分驱动信号对其光信号进行调制得到经调制的光信号并输出；端接模块用于将接收到的高速差分驱动信号进行远端阻抗匹配。本发明具有节约硬件成本，降低直流功耗、减小电路设计复杂度利于高密度多通道的集成设计的优点。
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公开(公告)号：CN110365327B
公开(公告)日：2020-11-13
申请号：CN201910646634.7
申请日：2019-07-17
Applicant: 上海交通大学
IPC: H03K19/0175 , H03K19/003
Abstract: 本发明提供一种差分时钟树电路，包括级联的第N‑1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N‑1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N‑1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。本发明能够保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。
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公开(公告)号：CN110224759B
公开(公告)日：2021-03-26
申请号：CN201910591044.9
申请日：2019-07-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种光发射器，包括：电流模逻辑驱动模块、调制器和端接模块；采用直接耦合方式将电流模逻辑驱动模块与调制器的输入端连接，电流模逻辑驱动模块用于产生并输出高速差分驱动信号；采用直接耦合方式将调制器的输出端与端接模块的输入端连接；调制器用于根据接收到的高速差分驱动信号对其光信号进行调制得到经调制的光信号并输出；端接模块用于将接收到的高速差分驱动信号进行远端阻抗匹配。本发明具有节约硬件成本，降低直流功耗、减小电路设计复杂度利于高密度多通道的集成设计的优点。
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公开(公告)号：CN110365327A
公开(公告)日：2019-10-22
申请号：CN201910646634.7
申请日：2019-07-17
Applicant: 上海交通大学
IPC: H03K19/0175 , H03K19/003
Abstract: 本发明提供一种差分时钟树电路，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N-1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N-1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。本发明能够保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。
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