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公开(公告)号：CN119905130A
公开(公告)日：2025-04-29
申请号：CN202510405579.8
申请日：2025-04-02
Applicant: 上海交通大学
Abstract: 本发明实施例提供了一种存储装置的自检测方法、自检测电路、存储装置及系统，涉及存储检测技术领域。存储装置的自检测方法，包括：在进入存储装置的自检测模式后，向时钟发生模块发送自检使能信号，并将自检命令数据发送至各分布式检测单元；时钟发生模块生成自检时钟信号发送至自检测模块以及各分布式检测单元；基于自检命令数据，获取用于对相对应的目标存储模块进行测试的测试相关数据，并基于测试相关数据对目标存储模块进行故障测试，得到目标存储模块的故障信息。本发明降低了自检测的功耗，提升了存储模块的自检测效率。
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公开(公告)号：CN119008561A
公开(公告)日：2024-11-22
申请号：CN202411100791.5
申请日：2024-08-12
Applicant: 上海交通大学
IPC: H01L23/48 , H01L23/528 , H01L23/522
Abstract: 本发明提供了一种用于芯粒间互连的无源均衡器及芯粒间互连系统，包括：上层锯齿状金属铜线、下层锯齿状金属铜线、第一过孔以及第二过孔；所述上层锯齿状金属铜线一侧设置第二过孔，另一侧通过第一过孔连接所述下层锯齿状金属铜线；所述上层锯齿状金属铜线和所述下层锯齿状金属铜线均设置为锯齿状并交错设置。本申请采用隐埋于金属接地层的双层锯齿交叉金属铜线，可以有效解决高速并行数据传输系统中存在的严重码间干扰(ISI)问题，在传输系统中信道的电压传输曲线中表现为传输频谱在直流频率和奈奎斯特频率范围内的平坦化，使得接收机的眼图质量得到明显提高。
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公开(公告)号：CN118012792A
公开(公告)日：2024-05-10
申请号：CN202410120070.4
申请日：2024-01-29
Applicant: 上海交通大学
IPC: G06F13/16
Abstract: 本发明涉及主控与近内存加速器通信技术领域，公开了近内存计算架构中的主控与近内存加速器间直接通信方法，包括：当所述近内存加速器工作时，所述主控和所述近内存加速器之间的存储总线处于空闲状态，将所述存储总线构建为桥接总线，在所述桥接总线上实现桥接通信；在所述主控的存储控制器中增加所述桥接通信的能力来构建桥接存储控制器，通过将不同的主控访问转换为桥接访问，在所述桥接存储控制器中增加若干桥接指令并进行编码，同时设置所述桥接指令自身和交互的时序约束；在近内存加速器上增加接收和处理所述桥接访问的能力构建桥接近内存加速器，通过增加若干多路复用器和桥接控制器实现。在不改变存储器状态的同时避免了引入新的总线。
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公开(公告)号：CN111951848B
公开(公告)日：2023-09-01
申请号：CN202010832159.5
申请日：2020-08-18
Applicant: 上海交通大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097
Abstract: 本发明提供例了一种嵌入式动态随机存储器增益单元及其操作方法，增益单元包括写传输晶体管，第一读传输晶体管、第二读传输晶体管和写耦合晶体管，以及写字线、写位线、读字线、读位线、写耦合控制线；写传输晶体管的栅极连接写字线；第二读传输晶体管的栅极连接电荷存储节点，源极或漏极中的一极连接固定电位；写耦合晶体管的源极与漏极连接写耦合控制线，写耦合晶体管的栅极连接电荷存储节点。增益单元增大了存储节点的等效寄生电容；在写操作时，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，写入的0和1具有更大的电压差；具有高数据保持时间及低刷新频率的特点。
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公开(公告)号：CN116543808A
公开(公告)日：2023-08-04
申请号：CN202210087572.2
申请日：2022-01-25
Applicant: 上海交通大学
IPC: G11C11/413 , G06F7/501
Abstract: 本发明提供一种基于SRAM的全数字域存内近似计算电路，包括存算子阵列，所述存算子阵列，包括：SRAM存算电路，所述存算电路包括2n行x列SRAM存算单元，每个周期送入2n个单比特信号，经过所述SRAM存算电路，产生2n个x比特乘法结果；近似加法树，所述近似加法树接受所述2n个x比特乘法结果，将其进行累加求和,输出x+n比特信号。本发明提供一种存内计算电路，其用全数字域的方式进行计算，抗工艺及噪声扰动；无需将SRAM内部存储数据读出即可通过集成在SRAM内部的逻辑门完成单比特的点乘操作，减少了数据访问的延迟和功耗开销；其累加求和部分采用可配精度的近似加法树设计，降低了外围电路的面积开销，同时保证了加法树的求和性能和能效。
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Patent Agency Ranking
公开(公告)号：CN116048521A
公开(公告)日：2023-05-02
申请号：CN202310003557.X
申请日：2023-01-03
Applicant: 上海交通大学
IPC: G06F8/41
Abstract: 本发明公开了一种多阵列粗粒度可重构架构的多层级并行性开发方法，涉及粗粒度可重构架构编译器领域。输入的C++文件经过Polygeist处理成由MLIR中Affine方言和SCF方言组成的中间表达式；任务进行循环级的优化，并使用并行性分析和阵列间映射算法来开发高层次的任务级并行性和数据级并行性，并行信息通过CGRA方言形式进行存储，MLIR的方言会被翻译回带有并行信息的编辑后的C++文件；编辑后的C++文件经过Clang生成低级别的中间表达式，通过阵列内的映射算法开发循环级并行性和指令级并行性；在整合阵列间信息后，最终生成配置文件，完成整个流程。本发明降低映射复杂度，开发多层次的并行性，有效提升映射性能；扩展性强，可以与不同的阵列内映射方法进行组合和协同工作。
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公开(公告)号：CN111475205B
公开(公告)日：2023-03-17
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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公开(公告)号：CN112612744B
公开(公告)日：2022-11-25
申请号：CN202011471974.X
申请日：2020-12-14
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于数据流解耦的可重构阵列映射方法，涉及可重构阵列的映射布局领域，首先，在原始DFG(Data Flow Graph,数据流图)中执行速率失配的区域间加入DE(Decouple Element,解耦单元)，对数据流进行解耦；其次，利用一种“局部紧密，全局稀疏”的分簇式互连结构，将解耦后的所述数据流分隔在若干个规则的互连区域内；最后，通过一种分布式多阶段的布局算法，对每块所述互连区域内的所述数据流进行物理布局。本发明可以提高阵列的执行效率，完成了各种类型的单元的高效映射，并提升布局的速度和质量。
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公开(公告)号：CN112306500B
公开(公告)日：2022-06-07
申请号：CN202011375400.2
申请日：2020-11-30
Applicant: 上海交通大学
IPC: G06F8/41
Abstract: 一种针对粗粒度可重构结构的降低多类访存冲突编译方法，在编译器后端面高度时，采用访存压力分摊方法进行处理，调整不同子DFG的启动时间，调度结果将会通过数组起始地址偏置分配方法处理，对一时间内所有的访存操作访问的不同数组起始地址进行调整，还包括冲突感知映射方法的处理，根据冲突矩阵和当前映射情况将不同操作映射至PE上，重排序和回溯算法确保了映射过程的正确性。本发明的有益效果为：有效降低多数组间的多存储体冲突，大幅度降低主存利用DMA传递数据至片上存储器的时间代价；避免访存冲突，带来CGRA上更高的应用加速比；编译器后端流程结构简单，算法复杂度低，编译速度快。
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公开(公告)号：CN113055060B
公开(公告)日：2022-04-05
申请号：CN202110249669.4
申请日：2021-03-08
Applicant: 上海交通大学
IPC: H04B7/0413 , H04L45/60
Abstract: 本发明提供了一种面向大规模MIMO信号检测的粗粒度可重构架构系统，包括：计算阵列模块，包括多个计算基本单元，其中每一个计算基本单元均包括一个计算单元及其配置单元a；访存阵列模块，包括多个访存基本单元，其中每一个访存基本单元均包括一个访存单元及其配置单元b；互连网络模块，包括多个路由基本单元，其中每一个路由基本单元均包括一个路由单元及其配置单元c；访存单元设置于计算阵列模块的外围；不同计算单元之间以及计算单元与访存单元均通过路由单元进行数据传输；不同路由单元之间相互连接。本发明针对面积效率进行优化，提高架构的面积效率。
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