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公开(公告)号：CN115115044B
公开(公告)日：2025-04-11
申请号：CN202210789002.8
申请日：2022-07-06
Applicant: 上海交通大学
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明提供了一种基于通道融合的可配置稀疏卷积硬件加速方法和系统，包括：步骤1：获取所有非零的有效激活值数据与对应卷积核权重数据的偏移地址；步骤2：将有效激活值数据与对应卷积核权重数据的偏移地址进行存储，并将对应的有效值数据对依次进行乘累加操作；步骤3：在乘累加队列中设置数据选择器与数据分路器，将融合卷积核的数据结果重新解耦合至对应的输出通道进行累加；步骤4：对不同通道的数据进行重分配，将融合后的对应输出通道的数据重新送入融合前的输出通道的位置。本发明通过对稀疏卷积核进行通道融合预处理，使得各个融合后的输出通道间有效数据量尽可能平衡，从而带来了更高的硬件利用率与更高的稀疏卷积加速效率。
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公开(公告)号：CN118569167A
公开(公告)日：2024-08-30
申请号：CN202410680482.3
申请日：2024-05-29
Applicant: 上海交通大学
IPC: G06F30/3308 , G06F30/392 , G06F30/337 , G06F113/18
Abstract: 本发明提供一种面对面堆叠芯片结构的供电网络模型设计方法及系统，包括：设计芯片的堆叠结构；根据芯片内的硅通孔TSV布局位置，将顶层逻辑芯片和底层存储芯片的供电结构进行划分；根据顶层金属层间距确定供电网络的划分粒度，将供电网络以供电基本单元模型为最小颗粒进行分解，同时剖析每类基本单元模型内部的组成结构；对各类供电基本单元模型以RLC网络的形式进行电路建模，对供电基本单元模型内部的无源组件进行寄生参数提取，抽取基本单元模型内的去耦电容容值及有源负载电流；将多个分布式供电基本单元模型进行级联，完成三维供电网络分布式模型设计。本发明能够快速精准地模拟处理器‑存储器堆叠芯片内部的供电网络结构。
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公开(公告)号：CN118568046A
公开(公告)日：2024-08-30
申请号：CN202410624500.6
申请日：2024-05-20
Applicant: 上海交通大学
IPC: G06F15/78 , G06F15/163 , G06F13/28 , H10B80/00
Abstract: 本发明提供了一种三维粗粒度可重构计算阵列芯片，芯片至少包含上层粗粒度可重构计算层芯片和多层存储层芯片，上层计算芯片包含用于启动系统的RISC‑V核、用于控制DDR中数据搬运的DDRMC、用于完成定点数据计算的定点计算阵列、用于完成浮点数据计算的浮点计算阵列；RISC‑V核包含多级总线系统，为计算阵列提供控制及片上存储支持，控制核及配置单元通过总线完成与计算阵列的交互；计算阵列包含若干计算单元和配置单元以保证计算的流水线执行；存储层芯片包含计算阵列相连接的SRAM存储阵列，上层芯片的计算模块和下层芯片的存储模块之间的访存通路通过一个包括DRAM、片上存储管理模块和访存单元的三级存储系统实现。
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公开(公告)号：CN111538475B
公开(公告)日：2023-06-23
申请号：CN202010219354.0
申请日：2020-03-25
Applicant: 上海交通大学
IPC: G06F7/58
Abstract: 本发明提供了一种基于FPGA的真随机数发生器构建系统及方法，包括：控制单元、熵源产生模块、熵提取器、熵源解码器、后处理模块以及随机数发生器；所述控制单元与熵源产生模块、熵提取器、熵源解码器、后处理模块分别相连；所述控制单元能够进行随机数发生器的初始化设置；所述随机数发生器需要外部提供一个时钟单元，其输出作为随机数发生器的工作时钟；所述随机数发生器的熵源来自熵源产生模块；所述熵源产生模块中的一个相互耦合的自定时振荡环产生的时钟抖动信号作为随机数发生器的熵源。本发明比传统的反相器振荡环或者没有耦合的自定时振荡环更稳定，鲁棒性更好，这样的真随机数发生器在电压或环境变化时可以相对稳定的工作。
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公开(公告)号：CN116257246A
公开(公告)日：2023-06-13
申请号：CN202310003551.2
申请日：2023-01-03
Applicant: 上海交通大学
IPC: G06F8/41
Abstract: 本发明公开了一种基于重调度和循环变换消除访存冲突方法，涉及粗粒度可重构架构编译器领域。本发明在连续放置策略的前提下建立了访存冲突模型来准确预测访存冲突的情况，基于该模型，提出通信感知的内存访问优化方法。该方法通过重调度和循环变换在时间域和空间域上减少访存冲突，在最小化数据通信开销的同时，能有效地减少访存冲突。本发明提出的重调度和循环变换两种方法通过纯软件的方式进行，不依赖缓存资源，能够轻易地应用于多种CGRA结构，通用性更好。
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Patent Agency Ranking
公开(公告)号：CN115982528A
公开(公告)日：2023-04-18
申请号：CN202211489970.3
申请日：2022-11-25
Applicant: 上海交通大学
IPC: G06F17/15 , G06F7/544 , G06F7/533 , G06N3/0464
Abstract: 本发明提供了一种基于Booth算法的近似预编码卷积运算方法及系统，包括：步骤S1：乘数和被乘数输入乘法器通过近似预编码模块进行部分积分离，将分离后的被乘数相关部分积输入至加法树模块完成压缩，将压缩后的被乘数相关部分积和乘数相关部分积相加得到乘法器结果；步骤S2：将乘法器结果进行符号位扩展，并将扩展后的乘法器结果输入累加模块进行移位和相加操作，并将移位相加操作结果进行进位补偿。
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公开(公告)号：CN115438775A
公开(公告)日：2022-12-06
申请号：CN202211200169.2
申请日：2022-09-29
Applicant: 上海交通大学
Abstract: 本发明提供了一种卷积神经网络训练8位张量表示方法及系统，包括：步骤S1：张量分成低比特张量部分和共享阶码数组；步骤S2：使用SP8表示方法表示低比特张量部分的数值；步骤S3：使用按通道分配共享阶码的共享阶码管理方法共享阶码部分；步骤S4：将张量表示方法应用于卷积神经网络训练时卷积部分的前向传播与反向传播。本发明有效降低卷积神经网络训练时的存储开销与计算开销；本发明具有比现有8位张量表示方法更高的神经网络训练精度。
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公开(公告)号：CN113052307B
公开(公告)日：2022-09-06
申请号：CN202110281982.6
申请日：2021-03-16
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向忆阻器加速器的神经网络模型压缩方法及系统，涉及基于忆阻器的神经网络加速器技术领域，该方法包括：步骤1：通过阵列感知的规则化增量剪枝算法，裁剪原始网络模型获得忆阻器阵列友好的规则化稀疏模型；步骤2：通过二的幂次量化算法，降低ADC精度需求和忆阻器阵列中低阻值器件个数以总体降低系统功耗。本发明能够解决原始模型映射到忆阻器加速器上时硬件资源消耗过大的问题以及ADC单元和计算阵列功耗过高的问题。
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公开(公告)号：CN112463717B
公开(公告)日：2022-07-22
申请号：CN202011221019.0
申请日：2020-11-05
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种粗粒度可重构架构下条件分支实现方法，涉及粗粒度可重构架构领域，在CGRA线上的数据流包括数据位和分支位，首先进行分支发散，然后根据条件判断确定分支位，根据分支位确定分支是否执行，最后进行分支合并。本发明基于发散汇聚的分支实现方法，解决粗粒度可重构处理阵列分支执行能力不足的问题，采用多种发散方式优化嵌套分支的执行，解决嵌套分支执行的控制流复杂的问题，本发明的条件分支实现方法，性能得到提高，功耗显著降低。
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公开(公告)号：CN110059041B
公开(公告)日：2021-09-28
申请号：CN201910222966.2
申请日：2019-03-22
Applicant: 上海交通大学
Abstract: 本发明传输系统，包括相互连接的发送电路和接收电路；发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中时钟产生电路包括多个相互耦合的发送自定时振荡环；时钟恢复电路包括多个相互耦合的接收自定时振荡环。与现有技术相比，本发明具有如下的有益效果：可以提高发送端和接收端时钟的同步性能，减少接收电路设计的复杂性。
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