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公开(公告)号：CN114254581A
公开(公告)日：2022-03-29
申请号：CN202111562650.1
申请日：2021-12-20
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/392
Abstract: 本申请提供一种基于半导体的版图压缩方法及装置，利用扫描矩形从当前版图的第一侧开始移动，在扫描的过程中确定是否存在与扫描矩形有交集的目标图形，当扫描到栅极图形时，调整当前栅极图形与上一个栅极图形之间的栅间距为固定值，当扫描到孔图形时，移动孔图形，直至孔图形和栅极图形产生交集时停止，当扫描到金属层图形时，移动与孔图形连接的金属层图形，使得压缩前后的金属层图形和孔图形的一一对应。由此可见，本申请实施例利用扫描矩形确定芯片版图中的目标图形，对不同的目标图形进行不同的处理，保证栅极、孔和金属层之间的拓扑连接关系不变压缩版图，简化芯片版图在压缩过程中的复杂性，可以快速压缩版图，提升版图压缩的效率。
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公开(公告)号：CN114121612A
公开(公告)日：2022-03-01
申请号：CN202210096862.3
申请日：2022-01-27
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种FDSOI硅外延生长工艺优化方法，其可确保主动区域上方的顶层硅能够完整生长，晶体管包括衬底，衬底上分布有主动区域、沟槽隔离区、栅极区，将衬底划分为若干衬底区域，相邻两个衬底区域之间设置有一个沟槽隔离区，在不同衬底区域的顶层硅上方分别生长出外延层，工艺优化步骤包括：依次在不同衬底区域的主动区域上方沉积第一层顶层硅，在第一层顶层硅、栅极区、沟槽隔离区的上表面沉积薄膜，在薄膜的上方布置掩膜版，刻蚀相应衬底区域上方的掩膜版，刻蚀相应衬底区域上方的薄膜，采用预清洗技术进一步清洗，对第一层顶层硅进行干燥，在第一层顶层硅的表面沉积第二层顶层硅，形成组合顶层硅，使组合顶层硅生长出外延层。
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公开(公告)号：CN113814887A
公开(公告)日：2021-12-21
申请号：CN202111240802.6
申请日：2021-10-25
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: B24B37/10 , B24B37/04 , B24B37/34 , H05F3/06 , H01L21/306
Abstract: 本申请提供一种化学机械研磨设备及方法，包括承载台、研磨垫和紫外光发射装置，承载台用于放置待研磨衬底，待研磨衬底中包括掩埋氧化物BOX层和绝缘体上硅SOI层，研磨垫对待研磨衬底进行研磨，在研磨过程中会产生摩擦电荷，在对待研磨衬底研磨后，利用紫外光发射装置发射的紫外光照射已经研磨后的区域，紫外光能够电离位于待研磨衬底周围的气体并产生中和电荷，中和电荷能够中和产生的摩擦电荷，从而减弱甚至消除研磨垫对待研磨样品进行接触研磨的过程中产生的静电，降低待研磨衬底中BOX膜层被静电击穿的概率，提高最终制造形成的半导体器件的性能。
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公开(公告)号：CN113759659A
公开(公告)日：2021-12-07
申请号：CN202111050334.6
申请日：2021-09-08
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G03F1/70
Abstract: 本发明涉及一种光源掩模优化方法，包括：提供待优化掩模图形，所述待优化掩模图形包括斜线图形；将所述待优化掩模图形按照第一方向旋转第一角度，使得所述斜线图形的延伸方向为水平方向或竖直方向；基于旋转后的所述待优化掩模图形进行第一次光源优化，以得到第一优化光源；基于旋转前的所述待优化掩模图形进行第一次掩模优化，以得到第一优化掩模图形；将所述第一优化光源按照第二方向旋转所述第一角度，以得到第二优化光源，所述第二方向与所述第一方向相反；基于所述第一优化掩模图形和所述第二优化光源进行第二次掩模优化，以得到第二优化掩模图形。采用上述光源掩模优化方法，可以得到更加接近目标图形的光刻仿真图形。
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公开(公告)号：CN113707548A
公开(公告)日：2021-11-26
申请号：CN202110774786.2
申请日：2021-07-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/28 , H01L21/324
Abstract: 本发明涉及半导体集成电路技术领域，特别涉及栅氧化层及其制备方法和半导体器件。所述栅氧化层的制备方法包括以下步骤：获取半导体衬底，所述半导体衬底上具有浅沟槽隔离结构，所述浅沟槽隔离结构隔离出有源区，酸洗；对半导体衬底进行氢气退火处理；采用热氧化方法于氢气退火处理后的半导体衬底上形成栅氧化层。所述栅氧化层的制备方法，能够改善有源区与浅沟槽隔离结构交界转角处栅氧化层偏薄的问题，有利于形成厚度均匀的栅氧化层，进而改善器件提前打开和高漏电的问题。
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Patent Agency Ranking
公开(公告)号：CN113674785A
公开(公告)日：2021-11-19
申请号：CN202110959763.9
申请日：2021-08-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明涉及一种存内计算单元，包括：包含多个呈N行N列排布的存储单元，位于第i行第j列的所述存储单元记为Si,j；同一列存储单元中存储的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M条位线，M等于2N‑1，第k条位线记为位线BLk，k大于等于1且小于等于M；其中，当k大于等于1且小于等于N时，第k条位线将与存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端依次串接；当k大于N且小于等于M时，第k条位线将与存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端依次串接相。
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公开(公告)号：CN113471093A
公开(公告)日：2021-10-01
申请号：CN202110639484.4
申请日：2021-06-08
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明公开了一种用于半导体器件的薄膜形貌预测方法及装置。该薄膜形貌预测方法包括如下步骤：读取衬底图像，衬底图像上具有微纳结构图形。从衬底图像中提取出多个表面轮廓位点，多个表面轮廓位点均为处于微纳结构图形边缘的位置点。根据表面轮廓位点的位置和目标工艺参数确定各个表面轮廓位点的预期反应速率。利用预设工艺时间和预期反应速率计算各个表面轮廓位点薄膜厚度变化。根据各个表面轮廓位点薄膜厚度变化更新衬底图像中微纳结构图形边缘的界面，以预测出用于半导体器件的薄膜形貌。本发明提供了用于指导薄膜工艺设计开发和优化的薄膜形貌预测结果，基于本发明方案可达到实现工艺设计预期、降低研发成本及推进研发进度等技术目的。
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公开(公告)号：CN113257779A
公开(公告)日：2021-08-13
申请号：CN202110769926.7
申请日：2021-07-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L23/498 , H01L23/528 , H01L25/07 , H01L21/60 , H01L21/50 , H01L21/768
Abstract: 本发明涉半导体技术领域,公开了基于FDSOI的背偏压控制的芯片结构及其制造方法，包括第一晶圆和第二晶圆，第一晶圆上设有第一芯片，第一芯片的最上层的金属连线层设有M个第一键合Pad；第二晶圆上设有第二芯片，第二芯片的最上层的金属连线层设有M个第二键合Pad；第一芯片第二芯片键合，当第一芯片与第二芯片键合后，M个第一键合Pad与M个第二键合Pad一一电性连接，本发明的芯片结构在实际使用时由于第一芯片和第二芯片通过键合的方式连接，而不是在平铺在底板上后通过金属线路连接，减少了第一芯片和第二芯片集成时所需要的面积，另外本发明通过在第二芯片的背面制作FDSOI晶体管的背压控制电路，从而大大地节省了芯片面积。
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公开(公告)号：CN113253089A
公开(公告)日：2021-08-13
申请号：CN202110798564.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻萃取方法，其可避免漏电流严重的问题出现，可提高源漏寄生电阻提取准确性，该方法包括：将源漏寄生电阻分解为若干分解寄生电阻，根据分解寄生电阻的分布情况，划分不同测试区间，基于开尔文测试结构测量不同测试区间的源漏寄生电阻，测量不同测试区间的鳍长度，基于直线方程、不同测试区间的源漏寄生电阻、鳍长度，计算获取分解寄生电阻。
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公开(公告)号：CN113206010A
公开(公告)日：2021-08-03
申请号：CN202110486421.X
申请日：2021-04-30
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/28 , H01L27/11524 , H01L29/423 , H01L29/66 , H01L29/788
Abstract: 本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
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