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公开(公告)号：CN119787980A
公开(公告)日：2025-04-08
申请号：CN202411659615.5
申请日：2024-11-19
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明公开一种宽频率调节范围的压控振荡器，涉及射频技术领域，以解决现有技术中振荡器的输出频率调谐范围窄、不连续的问题。压控振荡器，包括：无源拓扑模块、有源负阻模块、频率调节模块和模式切换模块；无源拓扑模块包括多个相互耦合的电感；多个电感共同耦合并提供所需的阻抗峰；多个电感包括1个八字型电感线圈、第一环形电感线圈和第二环形电感线圈；八字型电感线圈包括第一电感线圈、第二电感二线圈和公共电感线圈；频率调节模块用于调节阻抗峰的对应频率；有源负阻模块用于为无源拓扑模块提供信号增益，以满足振荡条件，模式切换模块用于切换振荡器的工作模式。本发明的振荡器具有4个连续的工作频段，输出频率调谐范围更宽。
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公开(公告)号：CN115934596A
公开(公告)日：2023-04-07
申请号：CN202211573097.6
申请日：2022-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F13/16
Abstract: 本申请实施例提供了一种非并发外设接口直接存储访问的电路及方法，以降低请求的生成数量，提高系统级芯片总线的运行效率，该电路包括：非并发外设接口直接存储访问模块，非并发外设接口直接存储访问模块与片上系统低速总线和N个接口连接，为各个接口设置直接存储器访问触发数据量，当与接口对应的待接收数据的数量达到直接存储器接收请求触发数据量时，生成直接存储器访问接收请求，当与接口对应的待发送数据的数量达到直接存储器发送请求触发数据量时，生成直接存储器访问发送请求，当收到接口发送的直接存储器访问接收请求和直接存储器访问发送请求时，为接口建立数据传输通道，通过数据传输通道对接口中的数据进行传输。
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公开(公告)号：CN115692265A
公开(公告)日：2023-02-03
申请号：CN202211360691.7
申请日：2022-11-02
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明公开了一种平坦化制程中改善直线缺陷的方法，其可减少晶圆表面直线形缺陷、水印或有机物残留，可提高加工效率，该方法基于平坦化机台实现，平坦化机台包括晶圆放置台、位于晶圆放置台一侧的干燥装置，晶圆放置台用于固定晶圆，干燥装置上开有至少两排平行分布的喷气孔，每排包含至少两个间隔分布的喷气孔，该方法包括：将晶圆放置于晶圆放置台，使喷气孔与晶圆的待干燥面对应，晶圆与干燥装置产生相对位移的过程中，通过干燥装置的喷气孔向晶圆的待干燥面喷射气体。
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公开(公告)号：CN115621308A
公开(公告)日：2023-01-17
申请号：CN202211361606.9
申请日：2022-11-02
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L29/417 , H01L21/768 , H01L29/40 , H01L29/51 , H01L29/72 , H01L29/78
Abstract: 本发明涉及电晶体的接触电阻技术领域,公开了降低电晶体的电极接触电阻的方法、电晶体和导电结构，其中方法包括以下步骤S1：蚀刻好电晶体的电极接触孔后，在电极接触孔的内壁制作一层二维材料层，形成第二接触孔；S2：在第二接触孔的内壁制作一层金属层，形成第三接触孔；S3：在第三接触孔内填充金属；在实际使用时，本发明通过在金属层与第二电极和在金属层与第三电极之间分别设置二维材料层，二维材料层相当于MIS结构中绝缘层，可以让第二电极或者第三电极的表面接触电子能真正达到电子穿隧效应的性能，进而降低接触电阻。
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公开(公告)号：CN115421027A
公开(公告)日：2022-12-02
申请号：CN202211131152.6
申请日：2022-09-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本申请提供了一种芯片失效类型测试系统，包括：检测装置，用于输出检测信号至待测芯片；处理装置，与检测装置通信连接，且与待测芯片通信电连接，处理装置用于至少控制检测信号的测试频率和测试功率以对待测芯片进行测试，并根据待测芯片在测试过程中的输出信号确定到待测芯片是否失效以及在失效情况下确定失效类型。该系统将处理装置与检测装置连接，通过处理装置至少控制检测信号的测试频率和测试功率以对待测芯片进行测试，并根据待测芯片在测试过程中的输出信号确定到待测芯片是否失效以及在失效情况下确定失效类型，实现芯片测试的自动化控制，进而解决了现有技术中无法自动识别区分芯片失效类型的问题。
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Patent Agency Ranking
公开(公告)号：CN115357107A
公开(公告)日：2022-11-18
申请号：CN202211031515.9
申请日：2022-08-26
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明公开了一种基于芯片电磁兼容测试的复位方法、装置及系统，该方法包括：当完成电磁兼容测试，被测芯片失效时，进行初始化配置；在完成初始化配置后，检测是否接收到上位机的复位控制指令；当接收到上位机的复位控制指令时，根据所述复位控制指令，获取被测芯片复位所需的复位通道、复位持续时间和复位电压值；根据所述复位通道、所述复位持续时间和所述复位电压值，向被测芯片输出复位控制信号。采用本发明实施例，通过判断并接收上位机的复位控制指令，实现对被测芯片对应的复位通道，按复位持续时间和复位电压值输出复位控制信号，以使被测芯片满足复位条件，实现针对需要通过控制引脚恢复的失效芯片的自动复位。
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公开(公告)号：CN114823876A
公开(公告)日：2022-07-29
申请号：CN202210484115.7
申请日：2022-05-06
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L29/417 , H01L23/367 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 本发明公开了一种FDSOI器件及其制造方法，包括由下往上依次设置的衬底、埋氧层和绝缘体上硅层，绝缘体上硅层顶部设置有源极、漏极和栅极，栅极位于源极和漏极之间，栅极的侧壁上设置有侧墙，漏极上还设置有导热区，漏极通过导热区与衬底连接。本发明的FDSOI器件的漏极通过导热区直接连接衬底，使漏极附近因热载流子效应产生的热量可以传递至衬底，可有效改善器件的自加热效应，提升器件性能；利用刻蚀混合区时使用的光罩同步刻蚀形成填充槽，可在加工形成导热区的过程中，简化生产工艺，提升生产效率，降低生产成本。
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公开(公告)号：CN114823530A
公开(公告)日：2022-07-29
申请号：CN202210467653.5
申请日：2022-04-29
Applicant: 锐立平芯微电子(广州)有限责任公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8234 , H01L27/11
Abstract: 本发明公开了一种减少源漏极短路的方法及静态随机存储器，其可降低相邻晶体管源漏极之间产生桥连而短路的风险，可提高集成电路单位面积内半导体器件密度，该方法包括以下步骤：提供衬底，衬底上分布有间隔设置的第一沟槽隔离区，衬底及第一沟槽隔离区顶端沉积有自下而上依次分布的体硅层、OPL层、抗反射层、光刻胶层；对OPL层的中部刻蚀，获得刻蚀槽，将光刻胶层去除，在刻蚀槽内及抗反射层顶端沉积第一蚀刻层，在第一刻蚀层顶端沉积第二蚀刻层，将OPL层上方及刻蚀槽内部的部分第一刻蚀层、第二刻蚀层去除，获取隔离层，隔离层的宽度等于相邻两个晶体管源漏极之间的最小间距，去除隔离层两侧的OPL层，使隔离层两侧的体硅层生长出源漏极。
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公开(公告)号：CN114553576A
公开(公告)日：2022-05-27
申请号：CN202210189482.4
申请日：2022-02-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本申请提供了一种权限管理方法、装置、系统及介质，该方法包括：判断待登入系统人员信息是否包含在预设可登入系统名单中，若是，则允许待登入系统人员登入系统。由于本申请建立了预设可登入系统名单，可以根据该名单判断是否允许待登入系统人员登入系统，符合要求的人员无需输入密码即可登入系统进行管理等操作，从而避免了传统的输入密码登入系统可能带来的密码泄露等安全问题。
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公开(公告)号：CN114546332A
公开(公告)日：2022-05-27
申请号：CN202210046432.0
申请日：2022-01-13
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F7/544
Abstract: 本发明涉及一种存内计算单元、模块和系统。存内计算单元包括存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为Si,j；位于同一列的存储单元中的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当1≤k≤N时，位线组BLk具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当N≤k≤M时，位线组BLk具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。
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