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公开(公告)号：CN114254581B
公开(公告)日：2024-04-09
申请号：CN202111562650.1
申请日：2021-12-20
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/392
Abstract: 本申请提供一种基于半导体的版图压缩方法及装置，利用扫描矩形从当前版图的第一侧开始移动，在扫描的过程中确定是否存在与扫描矩形有交集的目标图形，当扫描到栅极图形时，调整当前栅极图形与上一个栅极图形之间的栅间距为固定值，当扫描到孔图形时，移动孔图形，直至孔图形和栅极图形产生交集时停止，当扫描到金属层图形时，移动与孔图形连接的金属层图形，使得压缩前后的金属层图形和孔图形的一一对应。由此可见，本申请实施例利用扫描矩形确定芯片版图中的目标图形，对不同的目标图形进行不同的处理，保证栅极、孔和金属层之间的拓扑连接关系不变压缩版图，简化芯片版图在压缩过程中的复杂性，可以快速压缩版图，提升版图压缩的效率。
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公开(公告)号：CN117176521A
公开(公告)日：2023-12-05
申请号：CN202311441062.1
申请日：2023-11-01
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H04L25/03
Abstract: 本申请公开了一种两级级联判决器、判决反馈均衡器和有线接收机，提高了判决器的速度。该两级级联判决器的第一级电路为强臂判决器。第二级电路包括：四个PMOS管M9、M10、M18、M19以及三个NMOS管M17、M20、M21；其中，M9、M10、M18、M19的源极均接电源；M19、M18的栅极各自接强臂判决器的第一输出端MN和第二输出端MP；M17、M9、M10的栅极均接收时钟信号；M9、M18、M20的漏极以及M21的栅极均接第二级电路的第一输出端ON；M10、M19、M21的漏极以及M20的栅极均接第二级电路的第二输出端OP；M20、M21的源极以及M17的漏极连接在一起；M17的源极接地。
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公开(公告)号：CN116230045A
公开(公告)日：2023-06-06
申请号：CN202310222650.X
申请日：2023-03-08
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/16
Abstract: 本发明提供一种写入驱动电路，包括背偏生成电路和磁隧道结电路，所述背偏生成电路的第一输入端用于获取写入数据，所述背偏生成电路的第二输入端用于获取读写控制信号，通过对写入数据和读写控制信号进行分析，提供与所述写入数据和读写控制信号相适配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路的控制信号，从而能够根据实际读写情况所需的驱动能力，对写“0”、写“1”和读分别提供不同的背栅偏压，能够有效降低电路功耗。同时避免了传统字线驱动电路电源VCOM切换时间较长的问题，提高MRAM电路读写的速度，并且背栅调节功能应用到字线驱动电路设计中，可以很好的解决MRAM写入操作的超压问题，提高电路的可靠性。
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公开(公告)号：CN114239450A
公开(公告)日：2022-03-25
申请号：CN202111565043.0
申请日：2021-12-20
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/33 , G06F30/3308
Abstract: 本申请提供了一种FPGA中各模块的功能验证方法、装置、系统和介质，包括：根据FPGA中各模块的特性，建立各模块分别对应的数据流，解析各数据流中包含的数据，并提取数据中与各模块对应的配置数据，将配置数据与FPGA电路网表中的各SRAM进行匹配；当匹配结果为一致时，利用配置数据对各模块进行配置仿真，以完成各模块的功能验证。无需根据SRAM存储单元的大小与FPGA的资源进行整合建模，提高了设计开发效率，在保证功能验证可靠性的前提下，缩短了设计验证时间。
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公开(公告)号：CN115758955A
公开(公告)日：2023-03-07
申请号：CN202211572504.1
申请日：2022-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/327 , G06F30/337
Abstract: 本发明涉及一种数字电路的整理方法、装置及设备，该方法包括：获取电路原理图对应的第一CDL电路网表；所述第一CDL电路网表中包含所述电路原理图的至少一个MOS管，以及该至少一个MOS管的连接关系数据；从所述第一CDL电路网表中，选取至少一个MOS管组合；所述MOS管组合由具有连接关系的MOS管组成；根据所述MOS管组合和所述电路原理图，生成目标电路原理图；所述目标电路原理图中包含所述电路原理图的各MOS管，且每个MOS管组合的各MOS管均位于该每个MOS管组合对应的区域。基于此，本申请实现了数字电路整理过程的自动化，使得本申请提高了处理数字电路的效率和准确率。
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Patent Agency Ranking
公开(公告)号：CN118412326A
公开(公告)日：2024-07-30
申请号：CN202410490451.1
申请日：2024-04-23
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238 , H01L27/02 , H01L27/092
Abstract: 本公开提供了一种半导体器件的制备方法和半导体器件。该制备方法包括：对第一基底的第一表面进行氧化和淀积，得到复合介电层。在复合介电层上进行金属薄膜沉积，得到第一金属层。对位于第一顶面上的第一金属层，和位于第二顶面上的第一金属层进行刻蚀，并暴露出复合介电层，得到第一侧墙金属层。在第一侧墙金属层、位于第一顶面上的复合介电层和位于第二顶面上的复合介电层上进行金属薄膜沉积，得到第二金属层。在第二金属层上进行金属薄膜沉积，得到第三金属层。对第三金属层和第二金属层进行光刻刻蚀，得到栅极。以及在与栅极的第二侧面相邻的第一顶面，和与栅极的第三侧面相邻的第二顶面上进行掺杂，分别得到第一源漏区和第二源漏区。
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公开(公告)号：CN117176521B
公开(公告)日：2024-04-02
申请号：CN202311441062.1
申请日：2023-11-01
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H04L25/03
Abstract: 本申请公开了一种两级级联判决器、判决反馈均衡器和有线接收机，提高了判决器的速度。该两级级联判决器的第一级电路为强臂判决器。第二级电路包括：四个PMOS管M9、M10、M18、M19以及三个NMOS管M17、M20、M21；其中，M9、M10、M18、M19的源极均接电源；M19、M18的栅极各自接强臂判决器的第一输出端MN和第二输出端MP；M17、M9、M10的栅极均接收时钟信号；M9、M18、M20的漏极以及M21的栅极均接第二级电路的第一输出端ON；M10、M19、M21的漏极以及M20的栅极均接第二级电路的第二输出端OP；M20、M21的源极以及M17的漏极连接在一起；M17的源极接地。
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公开(公告)号：CN115865091A
公开(公告)日：2023-03-28
申请号：CN202211562524.0
申请日：2022-12-07
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H03M1/12 , H03K17/687
Abstract: 本申请公开了一种栅压自举开关电路，包括：采样模块，用于基于第一时钟信号、第二时钟信号以及电源电压，控制第一节点的电压，基于所述第一节点的电压，对输入端接入的输入信号进行电压采样；采样开关模块，用于基于所述第一节点的电压以及所述第二时钟信号，控制所述输入端与输出端的导通状态；所述采样开关模块包括采样开关管；其中，所述采样开关管关断时，所述采样开关模块关断，所述输入端与所述输出端断路，所述采样开关管的衬底与接地端通路；所述采样开关管导通时，所述采样开关模块导通，所述输入端与所述输出端通路，所述采样开关管的衬底与接地端断路。本申请技术方案解决了采样开关管的衬偏效应导致的信号失真问题，提高了开关精度。
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公开(公告)号：CN115798542A
公开(公告)日：2023-03-14
申请号：CN202211537611.0
申请日：2022-12-02
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/412 , G11C11/417
Abstract: 本申请公开了一种静态随机存取存储器及其存储单元，该存储单元包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管和第八开关管；第七开关管的第一端为第一信号输入端；第七开关管的第二端连接第三开关管的第二端；第八开关管的第一端为第二信号输入端；第八开关管的第二端连接第四开关的第二端；若存储单元处于读写状态，第三开关管、第四开关管、第七开关管和第八开关管处于打开状态；若存储单元处于保持状态，第三开关管、第四开关管、第七开关管和第八开关管处于关断状态。实现了输入数据的多点存储，在一定程度上防止存储单元受到粒子轰击或者外界影响时丢失数据，提高存储单元存储数据的正确性。
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公开(公告)号：CN115718711A
公开(公告)日：2023-02-28
申请号：CN202211520529.7
申请日：2022-11-30
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F13/30
Abstract: 本申请提供了一种DMA数据传输的系统和方法，该系统包括：仲裁器、数据通道模块、寄存器和控制列表模块；仲裁器接收外部设备发送的数据传输请求，构建两级或多级缓存区，将数据传输请求存储到缓存区中；仲裁器从缓存区中获取数据传输请求，为数据传输请求分配对应的数据通道；寄存器接收外部设备发送的配置信息，将配置信息发送给控制列表模块；控制列表模块根据配置信息，生成控制信号，将控制信号发送给数据通道模块；数据通道模块根据控制信号获取DMA数据，将DMA数据通过数据通道进行传输。本申请中，仲裁器在仲裁请求之前，构建缓存区，用于存放接收的数据传输请求，减少数据通道一次传输后的等待时间，提高了DMA数据的传输速率。
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