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公开(公告)号：CN114546332A
公开(公告)日：2022-05-27
申请号：CN202210046432.0
申请日：2022-01-13
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F7/544
Abstract: 本发明涉及一种存内计算单元、模块和系统。存内计算单元包括存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为Si,j；位于同一列的存储单元中的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当1≤k≤N时，位线组BLk具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当N≤k≤M时，位线组BLk具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。
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公开(公告)号：CN112951291A
公开(公告)日：2021-06-11
申请号：CN202110412458.8
申请日：2021-04-16
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C11/405
Abstract: 本发明涉及存储技术领域,公开了一种基于FDSO I技术的比特单元和存储器，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管，其中第一NMOS管和第二NMOS管作为控制开关，第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管作为信息存储用，通过在第一至第四NMOS管和第一至第二PMOS管的衬底引线接入反向偏压，可以降低本发明在进行低速读写时的操作电压和位置电压，远远小于采用平面体硅工艺设计的比特单元在使用时所需要的操作电压和维持电压。
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公开(公告)号：CN113517349A
公开(公告)日：2021-10-19
申请号：CN202110798892.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/78 , H01L23/544 , H01L21/66 , G01R27/08 , G01R31/26
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻分解结构及测试结构，其可实现源漏寄生电阻分开提取，便于进行测试操作，鳍式场效应晶体管包括鳍、分布于鳍的栅极区、源漏极区、接触层、分布于源漏极区两侧的延伸层，相邻两个栅极区之间设置有一个接触层，源漏寄生电阻包括串联的源漏接触电阻、外延生长电阻、延伸电阻、栅极驱动信道电阻，用于对源漏寄生电阻进行测试的测试结构，选取若干个接触层之间的区域作为总测试区，总测试区一端的接触层与驱动电流源连接，另一端的接触层接地，总测试区包括至少三个不同测试区间，不同测试区间通过接触层分隔，且每个测试区间两侧的接触层为电压测试点，不同测试区间的鳍长度沿鳍方向依次递增。
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公开(公告)号：CN113253089B
公开(公告)日：2021-09-14
申请号：CN202110798564.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻萃取方法，其可避免漏电流严重的问题出现，可提高源漏寄生电阻提取准确性，该方法包括：将源漏寄生电阻分解为若干分解寄生电阻，根据分解寄生电阻的分布情况，划分不同测试区间，基于开尔文测试结构测量不同测试区间的源漏寄生电阻，测量不同测试区间的鳍长度，基于直线方程、不同测试区间的源漏寄生电阻、鳍长度，计算获取分解寄生电阻。
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公开(公告)号：CN112818629A
公开(公告)日：2021-05-18
申请号：CN202011632476.9
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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Patent Agency Ranking
公开(公告)号：CN113707557A
公开(公告)日：2021-11-26
申请号：CN202110960407.9
申请日：2021-08-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/336 , H01L29/788
Abstract: 本发明涉及一种半导体结构及其制备方法。该半导体结构的制备方法包括：提供基底，基底包括衬底、衬底介质层和全耗尽沟道层；其中，基底内形成有阱区；衬底介质层位于衬底上，且覆盖阱区；全耗尽沟道层层位于衬底介质层上；于全耗尽沟道层的上表面形成栅极结构；于全耗尽沟道层的上表面形成源极和漏极，源极与漏极分别位于栅极结构相对的两侧。上述半导体结构的制备方法，通过在阱区和浮栅之间形成全耗尽沟道层，可以减小半导体结构工作时的漏电流；同时，源极和漏极形成于全耗尽沟道层的上表面，源极和漏极的体积更大，与在基底中形成源极和漏极的方案相比，利用上述半导体结构的制备方法可以明显提高所得半导体结构的饱和电流。
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公开(公告)号：CN113594161A
公开(公告)日：2021-11-02
申请号：CN202110875857.8
申请日：2021-07-30
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开了一种半导体器件及其制作方法，所述半导体器件包括：半导体衬底；设置在所述半导体衬底内的N型阱区；设置在所述N型阱区背离所述半导体衬底表面内的P型阱区；所述P型阱区背离所述N型阱区的一侧具有多个器件模块，所述器件模块包括至少一个MOS单元；相邻所述器件模块之间具有深沟槽隔离结构；同一所述器件模块中，如果具有多个MOS单元，相邻所述MOS单元之间具有浅沟槽隔离结构；其中，所述深沟槽隔离结构的底部位于所述N型阱区内，所述浅沟槽隔离结构的底部位于所述P型阱区内。本发明通过设置双沟槽隔离结构，在减小区域面积的同时，可以增加设计弹性，使电路设计更加灵活，并且可以降低成本，提高器件性能，降低功耗。
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公开(公告)号：CN113054006A
公开(公告)日：2021-06-29
申请号：CN202110288621.4
申请日：2021-03-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/423 , H01L27/088 , H01L27/02
Abstract: 本发明公开了一种半导体器件布局结构，其可使半导体器件尺寸缩小，同时可确保半导体器件的电学性能，其包括衬底、布置于衬底上的源极区、漏极区、栅极区、连通源极区与漏极区的沟道、连接线，源极区、漏极区、栅极区均为主动区域，主动区域包括第一主动区域、第二主动区域，源极区、漏极区均包括若干间隔平行分布的第一主动区域，栅极区包括三个间隔平行分布的第二主动区域，且三个第二主动区域分别与源极区和漏极区的两侧端、中部垂直，连接线位于相邻两个第二主动区域之间，连接线与栅极区平行，与第一主动区域垂直相交，连接线的两端凸出于第一主动区域的两侧，或连接线位于第一主动区域的中部位置或边缘位置，第二主动区域的宽度为14nm。
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公开(公告)号：CN113990367A
公开(公告)日：2022-01-28
申请号：CN202111221527.3
申请日：2021-10-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C11/40
Abstract: 本发明提供了一种存储装置及存储系统，包括存储单元阵列，存储单元阵列包括多个存储单元；与存储单元阵列电连接的周边电路，周边电路包括第一驱动电路至第N驱动电路，且第一驱动电路至第N驱动电路中任意一驱动电路所有晶体管均为FDSOI晶体管，N为大于或等于1的整数；与周边电路电连接的控制电压施加电路，控制电压施加电路包括第一输出端口至第N输出端口，第i输出端口与第i驱动电路中FDSOI晶体管的衬底电连接，第i输出端口用于输出正压或负压。通过对FDSOI晶体管的衬底施加正压或负压的方式，完成驱动电路响应速度的提升或是漏电的减少，达到优化存储装置的周边电路的目的，提高存储装置的性能。
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公开(公告)号：CN113707726A
公开(公告)日：2021-11-26
申请号：CN202110959765.8
申请日：2021-08-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/788 , H01L21/336
Abstract: 本发明涉及一种一种半导体结构，包括：衬底，所述衬底内形成有阱区；浮栅晶体管结构，位于所述衬底上，且覆盖部分所述阱区；体偏压结构，位于所述衬底中，且位于所述晶体管结构的一侧，所述体偏压结构与所述阱区电连接。上述半导体结构，可通过体偏压结构直接向阱区施加正向偏压，以将浮栅中电子吸附至阱区，实现擦除动作；或通过体偏压结构直接向阱区施加负向偏压，以向浮栅中增加电子，实现写入动作。简化了半导体结构，在擦除和写入时更加便捷。
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