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公开(公告)号：CN114141285A
公开(公告)日：2022-03-04
申请号：CN202111017758.2
申请日：2021-08-31
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 可以提供一种操作存储器件的方法，该方法包括：通过时钟接收引脚接收外部控制器发送的具有M个电平的多电平信号，其中，M是大于2的自然数；以及对多电平信号进行解码以恢复数据总线倒置(DBI)数据、数据屏蔽(DM)数据、循环冗余校验(CRC)数据或纠错码(ECC)数据中的至少一个。多电平信号是外部控制器发送的时钟信号，并且是基于中间参考信号摆动的信号，该中间参考信号是M个电平中的最小电平和最大电平之间的中间值。
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公开(公告)号：CN110060715A
公开(公告)日：2019-07-26
申请号：CN201811329362.X
申请日：2018-11-09
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 本申请提供了存储器件和存储器封装体。该存储器件包括多个接收器，每个接收器包括耦接至多个输入/输出引脚中的一个引脚的第一输入端。存储器件还包括发射器，该发射器的输出端耦接至多个接收器的第一输入端。存储器件还包括控制电路，该控制电路被配置为控制发射器输出特定测试信号。多个接收器均被配置为基于从发射器接收的特定测试信号生成输出数据。控制电路还被配置为基于由多个接收器生成的并且在控制电路处从多个接收器接收到的输出数据，调整多个接收器。
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公开(公告)号：CN108231102A
公开(公告)日：2018-06-29
申请号：CN201711384985.2
申请日：2017-12-20
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G11C11/4023 , G11C7/1012 , G11C7/1087 , G11C7/1093 , G11C7/222 , G11C11/2293 , G11C11/4093 , G11C7/1051 , G11C7/106 , G11C7/1078
Abstract: 一种半导体存储器装置的数据对齐电路及其对齐数据的方法。数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。
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公开(公告)号：CN108010897A
公开(公告)日：2018-05-08
申请号：CN201711039002.1
申请日：2017-10-30
Applicant: 三星电子株式会社
IPC: H01L23/488 , H01L23/528
CPC classification number: H01L23/5226 , H01L23/5227 , H01L23/525 , H01L23/53295 , H01L24/05 , H01L24/08 , H01L2224/02331 , H01L2224/05024 , H01L2224/05554 , H01L2224/48463 , H01L2224/49171 , H01L2924/00014 , H01L2224/45099 , H01L24/02 , H01L23/528 , H01L24/06 , H01L2224/0237 , H01L2224/02373
Abstract: 半导体器件包括：衬底，所述衬底具有单元区域和电路区域；所述衬底上的上布线层；以及所述上布线层上的再分配布线层。所述上布线层包括电路区域中的次上层布线和次上层布线上的最上层布线。所述最上层布线包括电连接到次上层布线的最上层芯片焊盘。所述最上层芯片焊盘的至少一部分在单元区域中。所述再分配布线层包括电连接到最上层芯片焊盘的再分配布线。所述再分配布线的至少一部分用作连接到外部连接器的连接焊盘。
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Patent Agency Ranking
公开(公告)号：CN100547929C
公开(公告)日：2009-10-07
申请号：CN200510077962.8
申请日：2005-06-16
Applicant: 三星电子株式会社
IPC: H03K19/0185
CPC classification number: H03F3/45179 , H03F3/45183 , H03F2203/45466
Abstract: 在这里公开的是信号驱动器的布局结构。本发明的信号驱动器的布局结构包括第一信号响应单元、第二信号响应单元、和电流源单元。第一信号响应单元响应于第一输入信号，而第二信号响应于第二输入信号。电流源单元具有多个偏置单元对，用于将提供给第一和第二信号响应单元的电流限制为其各自的源电流。每个偏置单元对包括至少两个偏置单元，将至少两个偏置单元分开地排列在预定的想象中线的相对侧。根据本发明的信号驱动器的布局结构，具有减少在第一和第二信号响应单元之间发生的电流失配、从而改善了该信号驱动器的工作特性的优点。
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公开(公告)号：CN100341246C
公开(公告)日：2007-10-03
申请号：CN200410005406.5
申请日：2004-02-18
Applicant: 三星电子株式会社
Inventor： 崔桢焕
IPC: H03K19/0185 , H03K17/22
CPC classification number: H04L25/028 , H03K19/00323 , H04L25/0298
Abstract: 开放漏极型输出缓冲器包括，第一驱动器和至少一个(1)至少一个次级驱动器以及(2)至少一个三级驱动器。该第一驱动器选择性地根据输入数据将输出结点向着低电压拉。该次级和三级驱动器具有第一和第二状态。每个次级和三级驱动器在第一状态中将输出结点拉向低电压，并且在第二状态中将输出结点拉向低电压。控制电路，当包括次级驱动器的时候，控制次级驱动器，以便当已经确定已经产生了至少两个连续的低电压输出数据的时候次级驱动器处于第二状态。该控制电路，当包括三级驱动器的时候，控制三级驱动器，以便当确定了从稳定的高电压输出数据向低电压输出数据转换的时候，三级驱动器处于第一状态。
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公开(公告)号：CN1630855A
公开(公告)日：2005-06-22
申请号：CN02829202.2
申请日：2002-06-24
Applicant: 三星电子株式会社
Inventor： 崔桢焕
CPC classification number: G06F13/409 , G06F13/4243 , G11C5/04 , G11C5/063 , H05K1/0274 , H05K1/14 , H05K2201/044
Abstract: 提供了具有用于传送高速数据的路径和用于传送低速数据的路径的存储模块、以及具有该存储模块的存储系统。该存储模块包括多个半导体存储器件、第一连接器、以及第二连接器。多个半导体存储器件被安装在存储模块上。第一连接器被安装在存储模块上的预定位置，并接收低速数据。第二连接器被安装在与第一连接器的位置不同的位置，连接在传输线路和光纤之间，并传送高速数据。低速数据包括电源电压和地电压。
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公开(公告)号：CN1506691A
公开(公告)日：2004-06-23
申请号：CN200310119798.3
申请日：2003-12-05
Applicant: 三星电子株式会社
Inventor： 崔桢焕
CPC classification number: G01R31/31926
Abstract: 具有同步双向(SBD)数据端口的半导体器件，用于这种器件的测试板组态，以及用于这种器件的测试方法。器件具有两个SBD数据端口和在端口间传送数据的传递模式。重要的是，每一个器件包括允许测试模式的可配置的交换元件，其中所述在一个SBD数据端口上的单向输入/输出数据被映射到在另一SBD数据端口上的双向数据。这允许器件使用采用单向数据信号的自动测试设备测试，并且还允许这样的设备测试这种器件的SBD功能。
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公开(公告)号：CN214847743U
公开(公告)日：2021-11-23
申请号：CN202121266122.7
申请日：2021-06-07
Applicant: 三星电子株式会社
Abstract: 公开了多电平信号接收器、存储器系统和电子设备。所述多电平信号接收器包括数据采样器电路和参考电压生成器电路。数据采样器电路包括将多电平信号与M‑1个参考电压进行比较的M‑1个感测放大器，多电平信号具有彼此不同的M个电压电平中的一个。数据采样器电路生成包括N个位的数据信号，M是大于2的整数，并且N是大于1的整数。参考电压生成器电路为生成所述M‑1个参考电压。所述M‑1个感测放大器中的至少两个感测放大器具有不同的感测特性。所述多电平信号接收器具有提高的通信速度(或接口速度)。
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