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公开(公告)号：CN109119385B
公开(公告)日：2024-08-20
申请号：CN201810654019.6
申请日：2018-06-22
Applicant: 三星电子株式会社
IPC: H01L23/31 , H01L23/498
Abstract: 一种半导体封装件，包含：各自具有第一表面的一个或多个第一半导体芯片的第一层，一个或多个第一焊盘暴露在第一表面处；安置在第一层上方且各自具有第二表面的一个或多个第二半导体芯片的第二层，一个或多个第二焊盘暴露在第二表面处；以及第一再分布层，在第一层与第二层之间且电连接到一个或多个第一焊盘。第一层可包含延伸穿过第一层的基底(面板)且电连接到第一再分布层的一个或多个第一面板通孔。在本发明的半导体封装件中，半导体芯片可通过面板通孔和再分布层来彼此电连接，无需引线键合。
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公开(公告)号：CN114512470A
公开(公告)日：2022-05-17
申请号：CN202111317541.3
申请日：2021-11-08
Applicant: 三星电子株式会社
IPC: H01L23/538
Abstract: 一种存储器封装，包括：封装基板，包括重分布层和连接到重分布层的接合焊盘，重分布层包括多个信号路径；缓冲器芯片，安装在封装基板上并包括与多个存储器通道对应的多个芯片焊盘；以及多个存储器芯片，堆叠在封装基板上并被划分为与多个存储器通道对应的多个组，其中，多个存储器芯片中的第一组存储器芯片通过第一布线连接到多个芯片焊盘中的第一芯片焊盘，并且其中多个存储器芯片中的第二组存储器芯片通过第二布线和多个信号路径中的至少一部分信号路径连接到多个芯片焊盘中的第二芯片焊盘。
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公开(公告)号：CN114446376A
公开(公告)日：2022-05-06
申请号：CN202111200481.7
申请日：2021-10-14
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：多相时钟发生器，产生多个分频时钟信号；第一纠错块，接收多个分频时钟信号中的第一分频时钟信号；第一数据多路复用器，发送对应于第一分频时钟信号的第一最低有效位数据；第二纠错块，接收第一分频时钟信号；以及第二数据多路复用器，发送对应于第一分频时钟信号的第一最高有效位数据。第一纠错块接收第一最低有效位数据，并校正第一最低有效位数据的切换时间。第二纠错块接收第一最高有效位数据，并校正第一最高有效位数据的切换时间。
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公开(公告)号：CN114078504A
公开(公告)日：2022-02-22
申请号：CN202110922990.4
申请日：2021-08-12
Applicant: 三星电子株式会社
Abstract: 提供了生成多电平信号的方法和基于多电平信号发送数据的方法。生成具有彼此不同的三个或更多个电压电平中的一个电压电平的多电平信号的方法包括：执行第一电压设置操作，在第一电压设置操作中，第一电压间隔和第二电压间隔被调整为彼此不同的，其中，第一电压间隔表示第一对相邻的电压电平之间的差，第二电压间隔表示第二对相邻的电压电平之间的差；执行第二电压设置操作，在第二电压设置操作中，电压摆幅宽度被调整，电压摆幅宽度表示所述三个或更多个电压电平之中的最低电压电平与最高电压电平之间的差；以及基于包括两个或更多个位的输入数据、第一电压设置操作的结果以及第二电压设置操作的结果，生成作为多电平信号的输出数据信号。
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公开(公告)号：CN120020811A
公开(公告)日：2025-05-20
申请号：CN202411645181.3
申请日：2024-11-18
Applicant: 三星电子株式会社
Abstract: 一种电子设备包括Plackett‑Burman设计(PBD)执行电路、遗传算法(GA)执行电路和控制电路。PBD执行电路被配置为生成初始实验设计(DOE)集，该DOE集包括关于外部设备的存储器设备的半导体特性的多个初始案例。GA执行电路被配置为将前一代DOE集转换为下一代DOE集。控制电路被配置为将初始DOE集发送到外部设备，从外部设备接收初始特性评估，基于初始特性评估生成起始DOE集，并控制遗传算法以起始DOE集的实验结果作为输入而被执行。多个初始案例中的每个初始案例对应于影响半导体特性的多个设置值的组合。
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Patent Agency Ranking
公开(公告)号：CN110808074B
公开(公告)日：2024-09-06
申请号：CN201910348611.8
申请日：2019-04-28
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 输出驱动器包括：预驱动器，接收驱动器控制代码以在执行读取操作的同时响应于数据而生成上拉控制信号或下拉控制信号；片上终止控制器，接收第一片上终止控制代码以在执行写入操作的同时响应于片上终止使能信号而生成第一片上终止控制信号；和主驱动器，包括在执行读取操作的同时响应于上拉控制信号而生成高电平输出数据并且在执行写入操作的同时响应于第一片上终止控制信号而利用第一高电压来终止高电平输入数据并且利用第一低电压来终止低电平输入数据的上拉n沟道金属氧化物半导体(NMOS)驱动器、和在执行读取操作的同时响应于下拉控制信号而生成低电平输出数据的下拉NMOS驱动器。
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公开(公告)号：CN107958679B
公开(公告)日：2023-05-23
申请号：CN201710953332.5
申请日：2017-10-13
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 威斯康星校友研究基金会
Abstract: 提供了存储器模块和用于存储器模块的处理数据缓冲器。存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。
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公开(公告)号：CN114388013A
公开(公告)日：2022-04-22
申请号：CN202110911117.5
申请日：2021-08-09
Applicant: 三星电子株式会社
Abstract: 一种存储系统，包括：存储控制器，在第一时间间隔期间基于具有N(N是3或更大的自然数)个不同电压电平之一的数据输入/输出信号向第一通道发送命令、地址或数据，所述存储控制器在第二时间间隔期间基于具有两个不同电压电平之一的数据输入/输出信号向第一通道发送在所述第一时间间隔期间未发送的命令、地址或数据；以及存储器件，在脉冲幅度调制(PAM)‑N模式下对在所述第一时间间隔期间经由所述第一通道接收的数据输入/输出信号进行采样，所述存储器件在非归零(NRZ)模式下对在所述第二时间间隔期间经由所述第一通道接收的数据输入/输出信号进行采样。
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公开(公告)号：CN114252663A
公开(公告)日：2022-03-29
申请号：CN202111090216.8
申请日：2021-09-16
Applicant: 三星电子株式会社
Abstract: 一种探针设备，包括：第一接收端，被配置为接收具有M个电平的多电平信号，其中M为大于2的自然数；第二接收端，被配置为接收参考信号；接收缓冲器，包括：连接至第一接收端的第一输入端、连接至第二接收端的第二输入端、以及被配置为基于从第一输入端和第二输入端接收的信号来输出多电平信号的输出端；以及，电阻器电路，包括连接至第一接收端和第二接收端的多个电阻器，并且确定第一接收端和第二接收端的端接电阻的大小。
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公开(公告)号：CN114242129A
公开(公告)日：2022-03-25
申请号：CN202111058694.0
申请日：2021-09-08
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种存储设备包括：存储单元阵列；以及发送器，其中，发送器包括脉冲幅度调制(PAM)编码器，被配置为根据从存储单元阵列读取的数据来生成基于PAM‑n的第一输入信号，其中n是大于或等于4的整数；前置驱动器，被配置为：基于第一输入信号并基于校准码信号来生成第二输入信号，并使用第一电源电压来输出第二输入信号；以及驱动器，被配置为：响应于第二输入信号，使用低于第一电源电压的第二电源电压，输出PAM‑n DQ信号。
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