公开(公告)号：CN120020811A

公开(公告)日：2025-05-20

申请号：CN202411645181.3

申请日：2024-11-18

Applicant: 三星电子株式会社

Inventor： 金炳鲁 ,  蔡秀炫 ,  金度翰 ,  孙永训 ,  李芝庸 ,  崔仁寿

IPC: G06F30/27 ,  G06N3/126

Abstract: 一种电子设备包括Plackett‑Burman设计(PBD)执行电路、遗传算法(GA)执行电路和控制电路。PBD执行电路被配置为生成初始实验设计(DOE)集，该DOE集包括关于外部设备的存储器设备的半导体特性的多个初始案例。GA执行电路被配置为将前一代DOE集转换为下一代DOE集。控制电路被配置为将初始DOE集发送到外部设备，从外部设备接收初始特性评估，基于初始特性评估生成起始DOE集，并控制遗传算法以起始DOE集的实验结果作为输入而被执行。多个初始案例中的每个初始案例对应于影响半导体特性的多个设置值的组合。

公开(公告)号：CN116991753A

公开(公告)日：2023-11-03

申请号：CN202310484622.5

申请日：2023-04-28

Applicant: 三星电子株式会社

Inventor： 金智男 ,  高兑京 ,  金南亨 ,  金度翰 ,  金炳鲁 ,  金普培 ,  李昌珉 ,  赵庆珍 ,  崔仁寿

IPC: G06F12/02 ,  G06F12/06 ,  G06F13/16

Abstract: 提供了存储装置、用于存储装置的操作方法和存储控制器。所述存储装置包括：存储单元阵列；和命令/地址译码器，包括缓冲存储器、被配置为对命令/地址信息进行译码的第一译码逻辑电路和被配置为对地址表进行译码的第二译码逻辑电路。命令/地址译码器被配置为：通过第一译码逻辑电路对从存储控制器接收的第一命令进行译码以获得表同步命令，通过第二译码逻辑电路对自接收到第一命令起预定义时延之后从存储控制器接收到的数据进行译码以获得地址表，将地址表存储在缓冲存储器中，通过第一译码逻辑电路对从存储控制器接收的第二命令进行译码，以获得基于表的命令和与地址表相关联的索引信息，和对与索引信息相对应的地址执行基于表的命令。