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公开(公告)号：CN107958679B
公开(公告)日：2023-05-23
申请号：CN201710953332.5
申请日：2017-10-13
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 威斯康星校友研究基金会
Abstract: 提供了存储器模块和用于存储器模块的处理数据缓冲器。存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。
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公开(公告)号：CN107958679A
公开(公告)日：2018-04-24
申请号：CN201710953332.5
申请日：2017-10-13
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 威斯康星校友研究基金会
CPC classification number: G11C7/1057 , G11C7/1063 , G11C7/1084 , G11C7/109 , G11C8/10
Abstract: 提供了存储器模块和用于存储器模块的处理数据缓冲器。存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。
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公开(公告)号：CN110890113B
公开(公告)日：2025-01-24
申请号：CN201910680939.X
申请日：2019-07-25
Applicant: 三星电子株式会社
Abstract: 提供了一种包括第一非易失性存储器设备和第二非易失性存储器设备的存储设备及其操作方法。该方法包括：检测突然断电；响应于检测到的突然断电，暂停第一非易失性存储器设备中正在执行的操作；将关于所暂停操作的暂停信息写入第二非易失性存储器设备；并且在突然断电之后的通电时，基于写入第二非易失性存储器设备的暂停信息，对第一非易失性存储器设备执行块管理操作。
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公开(公告)号：CN110190050B
公开(公告)日：2024-11-22
申请号：CN201910072644.4
申请日：2019-01-25
Applicant: 三星电子株式会社
IPC: H10B80/00 , H01L23/538 , H01L23/49
Abstract: 提供了一种半导体封装。半导体封装包括：存储器子封装，包括第一连接层以及设置在第一连接层上的多个存储器芯片；逻辑子封装，包括第二连接层、设置在第二连接层上的控制器芯片、以及连接到所述控制器芯片和多个存储器芯片的缓冲器芯片；以及多个封装间连接构件，每个封装间连接构件连接存储器子封装和所述逻辑子封装，其中，缓冲器芯片经由每个具有第一数据传输速率的多个第一数据传输线连接到多个存储器芯片，缓冲器芯片经由每个具有第二数据传输速率的多个第二数据传输线连接到控制器芯片，并且第一数据传输速率小于第二数据传输速率。半导体封装具有高存储器带宽和信号完整性。
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公开(公告)号：CN107039059B
公开(公告)日：2022-05-10
申请号：CN201710061219.6
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C7/10 , G11C11/406 , G11C16/10 , H01L25/18
Abstract: 公开了存储器封装。该存储器封装包括非易失性存储器芯片、其存取速度比非易失性存储器芯片的存取速度快的易失性存储器芯片和逻辑芯片，该逻辑芯片用于响应于来自外部装置的刷新命令执行关于易失性存储器芯片的刷新操作和当执行刷新操作时将非易失性存储器芯片中存储的数据的至少一部分迁移到易失性存储器芯片。
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Patent Agency Ranking
公开(公告)号：CN112289354A
公开(公告)日：2021-01-29
申请号：CN202010704346.5
申请日：2020-07-21
Applicant: 三星电子株式会社
IPC: G11C11/16
Abstract: 提供了磁性结存储器设备和用于将数据写入存储器设备的方法。磁性结存储器设备包括：第一存储器组，包括第一磁性结存储器单元；第一本地写入驱动器，与第一存储器组相邻，连接到全局数据线，第一本地写入驱动器被配置为经由本地数据线将数据写入第一磁性结存储器单元；第二存储器组，与第一存储器组相邻并且包括第二磁性结存储器单元；第二本地写入驱动器，与第二存储器组相邻，连接到全局数据线，第二本地写入驱动器被配置为经由本地数据线将数据写入第二磁性结存储器单元；以及全局写入驱动器，被配置为经由全局数据线分别向第一本地写入驱动器和第二本地写入驱动器提供第一写入数据和第二写入数据。
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公开(公告)号：CN106997324B
公开(公告)日：2020-12-08
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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公开(公告)号：CN103854699B
公开(公告)日：2019-02-22
申请号：CN201310606617.3
申请日：2013-11-25
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储器及其操作方法以及计算装置。所述非易失性存储器包括多个存储体、逻辑控制器和多个读写（RW）电路。每一个存储体包括多个存储器单元。逻辑控制器包括分别对应于所述多个存储体的多个存储单元，且被构造为基于存储在各个存储单元中的模式信息来将写使能信号和读使能信号输出给各个存储体。RW电路分别与存储体连接，且被构造为响应于各个存储体的写使能信号和读使能信号来独立地启用或禁用个存储体的写操作和读操作。在模式信息被存储在各个存储单元之后的初始状态中，无论在相应的存储单元中存储的模式信息如何，逻辑控制器都激活各个存储体的写使能信号和读使能信号。
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公开(公告)号：CN107423230A
公开(公告)日：2017-12-01
申请号：CN201710357927.4
申请日：2017-05-19
Applicant: 三星电子株式会社
IPC: G06F12/02 , G06F12/0893 , G06F11/10
CPC classification number: G06F12/0246 , G06F11/1044 , G06F12/0893
Abstract: 公开了存储模块、具有该存储模块的计算系统以及测试计算系统的标签错误方法。该计算系统的方法包括：在处理器处将命令和地址输出到存储器模块；从存储器模块接收指示将对应于地址的标签与存储在存储器模块中的标签进行比较的结果的匹配/不匹配比特；在处理器处通过使用多数表决根据匹配/未匹配比特中确定高速缓存命中/未命中；以及在处理器处将所确定的高速缓存命中/未命中的信息输出到存储器模块。
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公开(公告)号：CN110176260B
公开(公告)日：2025-05-16
申请号：CN201910119977.8
申请日：2019-02-18
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：形成在半导体管芯中的存储器单元阵列，该存储器单元阵列包括用于存储数据的多个存储器单元；以及形成在半导体管芯中的计算电路。计算电路基于广播数据和内部数据执行计算，并省略关于无效数据的计算，并且在跳跃计算模式下基于索引数据来执行关于有效数据的计算，其中，广播数据是从半导体管芯的外部提供的，内部数据是从存储器单元阵列读取的，并且索引数据指示内部数据是有效数据还是无效数据。基于索引数据通过跳跃计算模式省略关于无效数据的计算和读取操作降低了功耗。
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