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公开(公告)号：CN114171074A
公开(公告)日：2022-03-11
申请号：CN202110871255.5
申请日：2021-07-30
Applicant: 三星电子株式会社
Abstract: 公开了生成多电平信号的发送器和包括发送器的存储器系统。所述发送器包括：电压选择电路，被配置为基于包括两个或更多个位的输入数据来选择具有不同电压电平的多个驱动电压中的一个驱动电压；驱动器电路，被配置为基于从电压选择电路输出的选择的驱动电压来生成作为多电平信号的输出数据信号；以及输出垫，连接到驱动器电路并被配置为输出输出数据信号，并且其中，所述多个驱动电压中的每个是施加到包括在驱动器电路中的晶体管的体偏置电压或电源电压。
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公开(公告)号：CN113223567A
公开(公告)日：2021-08-06
申请号：CN202011532121.2
申请日：2020-12-22
Applicant: 三星电子株式会社
Abstract: 一种阻抗校准电路包括：第一代码生成电路，连接到第一参考电阻器，并且被配置为：通过使用第一参考电阻器，生成用于基于第一参考电阻器形成电阻的第一代码；第二代码生成电路，被配置为：基于第一代码，形成小于第一参考电阻器的电阻的第二参考电阻器的电阻，并且通过使用第二参考电阻器生成第二代码；以及目标阻抗代码生成电路，被配置为：基于第一代码、第二代码、以及目标阻抗值生成目标阻抗代码，并且基于目标阻抗代码，在连接到阻抗校准电路的端接驱动器中形成具有目标阻抗值的阻抗。
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公开(公告)号：CN116092540A
公开(公告)日：2023-05-09
申请号：CN202211128836.0
申请日：2022-09-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种方法包括：使用初始上拉代码和初始下拉代码测量第一上拉电路、第二上拉电路、第三上拉电路、第一下拉电路、第二下拉电路和第三下拉电路的线性度，第一上拉电路、第二上拉电路和第三上拉电路中的每一个上拉电路具有基于相应的上拉代码而确定的相应的电阻值，并且第一下拉电路、第二下拉电路和第三下拉电路中的每一个下拉电路具有基于相应的下拉代码而确定的相应的电阻值，以及基于测量结果确定校准设置指示器，该校准设置指示器指示包括第一上拉电路、第二上拉电路、第三上拉电路、第一下拉电路、第二下拉电路和第三下拉电路在内的发送驱动器的校准方法。
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公开(公告)号：CN114512470A
公开(公告)日：2022-05-17
申请号：CN202111317541.3
申请日：2021-11-08
Applicant: 三星电子株式会社
IPC: H01L23/538
Abstract: 一种存储器封装，包括：封装基板，包括重分布层和连接到重分布层的接合焊盘，重分布层包括多个信号路径；缓冲器芯片，安装在封装基板上并包括与多个存储器通道对应的多个芯片焊盘；以及多个存储器芯片，堆叠在封装基板上并被划分为与多个存储器通道对应的多个组，其中，多个存储器芯片中的第一组存储器芯片通过第一布线连接到多个芯片焊盘中的第一芯片焊盘，并且其中多个存储器芯片中的第二组存储器芯片通过第二布线和多个信号路径中的至少一部分信号路径连接到多个芯片焊盘中的第二芯片焊盘。
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公开(公告)号：CN118351900A
公开(公告)日：2024-07-16
申请号：CN202410030298.4
申请日：2024-01-09
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 提供了正交误差校正电路和具有其的存储器装置。存储器装置包括：时钟接收器，其接收外部时钟信号；发送器，其并行地接收第一至第N数据并且基于包括不同相位的第一至第N时钟信号顺序地输出第一至第N数据；正交误差校正电路，其校正第一至第N时钟信号之间的偏斜，其中，外部时钟信号包括与第一至第N时钟信号相同的频率，并且正交误差校正电路选择性地接收第一至第N时钟信号中的第一时钟信号，基于相对于第一时钟信号的延迟操作产生包括与第一时钟信号的相位不同的相位的第二时钟信号，并且通过执行基于第一时钟信号和第二时钟信号产生的第一至第N时钟信号之间的相位比较来校正第一至第N时钟信号之间的偏斜。
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Patent Agency Ranking
公开(公告)号：CN118262772A
公开(公告)日：2024-06-28
申请号：CN202311547317.2
申请日：2023-11-17
Applicant: 三星电子株式会社
IPC: G11C29/02 , G11C29/50 , G11C7/10 , G11C11/408 , G11C11/4093
Abstract: 公开了一种存储器件，包括：上拉驱动器，连接在电源电压和第一节点之间；T线圈电路，连接在第一节点和第二节点之间；外部电阻器；以及ZQ控制器，为对上拉驱动器执行ZQ校准操作。ZQ控制器包括：路径选择电路，选择第一节点和第二节点之中的一个节点；比较电路，将由路径选择电路选择的一个节点的电压与上拉参考电压进行比较，并输出比较结果；以及代码生成电路，基于比较结果来生成用于驱动上拉驱动器的上拉代码。当生成上拉代码时，外部电阻器连接在第二节点和地电压之间。
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公开(公告)号：CN114551397A
公开(公告)日：2022-05-27
申请号：CN202111346238.6
申请日：2021-11-15
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L27/115
Abstract: 一种非易失性存储器芯片，包括：单元区域，该单元区域包括第一表面、与第一表面相对的第二表面、第一单元结构以及与第一单元结构间隔开的第二单元结构；在单元区域的第一表面上的外围电路区域，外围电路区域包括连接到第一单元结构的第一外围电路、连接到第二单元结构的第二外围电路以及在第一外围电路和第二外围电路之间的连接电路；通孔，该通孔在第一单元结构和第二单元结构之间并从单元区域的第二表面延伸到外围电路区域的连接电路；重分布层，该重分布层覆盖单元区域的第二表面上的通孔、连接到通孔并沿着第二表面延伸；和芯片焊盘，该芯片焊盘连接到重分布层。
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公开(公告)号：CN114078505A
公开(公告)日：2022-02-22
申请号：CN202110937656.6
申请日：2021-08-16
Applicant: 三星电子株式会社
Abstract: 一种半导体设备，包括：多电平接收器，包括N个感测放大器和对N个感测放大器的输出进行解码的解码器，N个感测放大器中的每一个接收具有M个电平的多电平信号和参考信号(其中，M是大于2的自然数，并且其中，N是小于M的自然数)；时钟缓冲器，接收参考时钟信号；以及时钟控制器，使用参考时钟信号生成N个时钟信号，将N个时钟信号分别输入到N个感测放大器，并且使用N个感测放大器的输出分别确定N个时钟信号中的每一个的相位。
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公开(公告)号：CN111435606A
公开(公告)日：2020-07-21
申请号：CN202010029758.3
申请日：2020-01-10
Applicant: 三星电子株式会社
Abstract: 提供了一种多芯片封装件。多芯片封装件包括：印刷电路板上的第一存储器芯片和第二存储器芯片；存储器控制器，经由第一键合线和第二键合线电连接到第一存储器芯片和第二存储器芯片；以及强度控制模块，被配置为控制第一存储器芯片的第一输出驱动器和第二存储器芯片的第二输出驱动器中的每一个的驱动强度，其中存储器控制器包括接口电路，该接口电路被配置为：分别从由强度控制模块设置了驱动强度的第一输出驱动器和第二输出驱动器接收第一测试数据和第二测试数据，以及基于第一测试数据和第二测试数据来输出用于检测第一键合线和第二键合线是否短路的检测数据。
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公开(公告)号：CN117012247A
公开(公告)日：2023-11-07
申请号：CN202310489341.9
申请日：2023-05-04
Applicant: 三星电子株式会社
IPC: G11C11/4076 , G11C11/4078 , G11C29/02
Abstract: 提供一种半导体存储器件。所述半导体存储器件包括：数据时钟缓冲器，其从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，其基于控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，其串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，其基于所述副本时钟信号来检测占空误差，并且输出控制代码。
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