公开(公告)号：CN115954023A

公开(公告)日：2023-04-11

申请号：CN202211198159.X

申请日：2022-09-29

Applicant: 三星电子株式会社

Inventor： 李晛燮 ,  申殷昔 ,  崔荣暾 ,  尹彰秀 ,  赵泫润 ,  崔桢焕

IPC: G11C7/10

Abstract: 一种接收多电平信号的接收器，包括采样保持电路、第一模数转换电路和第二模数转换电路、以及数模转换电路。采样保持电路通过对输入数据信号进行采样和保持来生成采样数据信号。第一模数转换电路基于输入数据信号和多个参考电压中的第一选择参考电压产生输出数据的第一位。数模转换电路基于输出数据的第一位从多个参考电压中选择至少一个附加选择参考电压。第二模数转换电路基于采样数据信号和至少一个附加选择参考电压产生输出数据的至少一个附加位。

公开(公告)号：CN115967380A

公开(公告)日：2023-04-14

申请号：CN202211222707.8

申请日：2022-10-08

Applicant: 三星电子株式会社

Inventor： 李晛燮 ,  申殷昔 ,  崔荣暾 ,  朴俊容 ,  赵泫润 ,  崔桢焕

IPC: H03K5/156 ,  H03K5/13

Abstract: 一种用于时钟信号的延迟电路，包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其分别响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器被配置为基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的相应的第二上拉单元或多个第二下拉单元中的相应的第二下拉单元响应于多个第二开关信号中的相应的第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。

公开(公告)号：CN115995243A

公开(公告)日：2023-04-21

申请号：CN202211090209.2

申请日：2022-09-07

Applicant: 三星电子株式会社

Inventor： 李晛燮 ,  申殷昔 ,  崔荣暾 ,  尹彰秀 ,  赵泫润 ,  崔桢焕

IPC: G11C7/10 ,  H04B1/16

Abstract: 提供了一种用于接收多电平信号的接收器及包括其的存储器件。接收多电平信号的接收器包括前置放大器电路、限幅器电路和译码器电路。前置放大器电路基于输入数据信号和多个参考电压来生成多个中间数据信号。限幅器电路基于多个中间数据信号和时钟信号来生成多个判定信号。译码器电路基于多个判定信号来生成输出数据。前置放大器电路包括第一电路和第二电路。第一电路基于输入数据信号和多个参考电压中的一个参考电压来生成多个中间数据信号中的一个中间数据信号，并且具有第一结构。第二电路基于输入数据信号和多个参考电压中的另一个参考电压来生成多个中间数据信号中的另一个中间数据信号，并且具有与第一结构不同的第二结构。

公开(公告)号：CN117012247A

公开(公告)日：2023-11-07

申请号：CN202310489341.9

申请日：2023-05-04

Applicant: 三星电子株式会社

Inventor： 朴儁容 ,  金周焕 ,  卞辰瑫 ,  申殷昔 ,  李晛燮 ,  赵泫润 ,  崔桢焕

IPC: G11C11/4076 ,  G11C11/4078 ,  G11C29/02

Abstract: 提供一种半导体存储器件。所述半导体存储器件包括：数据时钟缓冲器，其从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，其基于控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，其串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，其基于所述副本时钟信号来检测占空误差，并且输出控制代码。