公开(公告)号：CN118230777A

公开(公告)日：2024-06-21

申请号：CN202311163069.1

申请日：2023-09-11

Applicant: 三星电子株式会社

Inventor： 朴儁容 ,  金佳览 ,  金周焕 ,  卞辰瑫 ,  申殷昔 ,  赵泫润 ,  崔桢焕

IPC: G11C7/10 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4093 ,  G11C11/4096

Abstract: 提供了发送器、存储器件和包括该发送器的半导体器件。发送器被配置为并行地接收第一数据至第N数据并且响应于相位彼此不同的第一时钟信号至第N时钟信号来顺序地输出第一数据至第N数据，其中N是至少为2的整数，发送器包括：第一数据选择器至第N数据选择器，包括与第一数据至第N数据对应的第一数据选择器和第二数据选择器，第一数据选择器至第N数据选择器中的每一者被配置为：对第一数据至第N数据中的一者和第一时钟信号至第N时钟信号执行逻辑运算并且输出多个数据选择信号；第一前置驱动器，与第一数据选择器至第N数据选择器当中的至少两个数据选择器对应，第一前置驱动器被配置为：从至少两个数据选择器接收多个数据选择信号。

公开(公告)号：CN117012247A

公开(公告)日：2023-11-07

申请号：CN202310489341.9

申请日：2023-05-04

Applicant: 三星电子株式会社

Inventor： 朴儁容 ,  金周焕 ,  卞辰瑫 ,  申殷昔 ,  李晛燮 ,  赵泫润 ,  崔桢焕

IPC: G11C11/4076 ,  G11C11/4078 ,  G11C29/02

Abstract: 提供一种半导体存储器件。所述半导体存储器件包括：数据时钟缓冲器，其从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，其基于控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，其串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，其基于所述副本时钟信号来检测占空误差，并且输出控制代码。