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公开(公告)号：CN118230797A
公开(公告)日：2024-06-21
申请号：CN202311378032.0
申请日：2023-10-23
Applicant: 三星电子株式会社
Abstract: 公开了数据触发器电路和非易失性存储器装置。所述数据触发器电路包括：触发器、恢复锁存器和切断晶体管。所述触发器使用时钟信号和虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变，在输出节点处提供存储的数据信号作为输出信号。恢复锁存器连接到电源电压和地电压，在输出节点处连接到所述触发器，响应于芯片使能信号的第一转变而在内部存储输出信号，响应于基于芯片使能信号的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器。切断晶体管基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。
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公开(公告)号：CN109754838B
公开(公告)日：2023-10-13
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
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公开(公告)号：CN115798531A
公开(公告)日：2023-03-14
申请号：CN202211407966.8
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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公开(公告)号：CN108877853B
公开(公告)日：2022-11-22
申请号：CN201810466576.5
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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公开(公告)号：CN118585478A
公开(公告)日：2024-09-03
申请号：CN202410185769.9
申请日：2024-02-19
Applicant: 三星电子株式会社
Abstract: 一种存储设备包括：至少一个非易失性存储器件；控制器，被配置为控制至少一个非易失性存储器件；以及接口芯片，连接到控制器，其中，接口芯片包括：第一接口电路，被配置为根据第一接口协议与控制器通信；第二接口电路，被配置为根据第二接口协议与至少一个非易失性存储器件通信；以及协议转换器，被配置为将第一接口协议转换为第二接口协议，或者将第二接口协议转换为第一接口协议。
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Patent Agency Ranking
公开(公告)号：CN117971736A
公开(公告)日：2024-05-03
申请号：CN202410074822.8
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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公开(公告)号：CN113223567A
公开(公告)日：2021-08-06
申请号：CN202011532121.2
申请日：2020-12-22
Applicant: 三星电子株式会社
Abstract: 一种阻抗校准电路包括：第一代码生成电路，连接到第一参考电阻器，并且被配置为：通过使用第一参考电阻器，生成用于基于第一参考电阻器形成电阻的第一代码；第二代码生成电路，被配置为：基于第一代码，形成小于第一参考电阻器的电阻的第二参考电阻器的电阻，并且通过使用第二参考电阻器生成第二代码；以及目标阻抗代码生成电路，被配置为：基于第一代码、第二代码、以及目标阻抗值生成目标阻抗代码，并且基于目标阻抗代码，在连接到阻抗校准电路的端接驱动器中形成具有目标阻抗值的阻抗。
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公开(公告)号：CN118801872A
公开(公告)日：2024-10-18
申请号：CN202410428901.4
申请日：2024-04-10
Applicant: 三星电子株式会社
IPC: H03K19/0175
Abstract: 一种半导体装置包括：第一上拉电路，其连接在供应第一电源电压的第一电源节点和信号通过其被输出的输出节点之间，并包括多个NMOS晶体管；第二上拉电路，其在第一电源节点与输出节点之间并联连接到第一上拉电路，并且包括多个PMOS晶体管；以及控制电路，其将第一上拉代码输出到第一上拉电路，并将第二上拉代码输出到第二上拉电路。在第一操作模式中，信号在低于第一电源电压的第一低电平与低于第一电源电压的1/2倍的第一高电平之间摆动，基于第一上拉代码确定第一上拉电路的电阻，并且基于第二上拉代码确定第二上拉电路的电阻。
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公开(公告)号：CN118658512A
公开(公告)日：2024-09-17
申请号：CN202410263411.3
申请日：2024-03-07
Applicant: 三星电子株式会社
Abstract: 一种存储设备包括：多个存储器芯片；缓冲器芯片，连接到多个存储器芯片；以及控制器，连接到缓冲器芯片。缓冲器芯片被配置为：从控制器周期性地接收第一命令，并且响应于第一命令来执行DQS振荡器启用操作。多个存储器芯片之中的至少一个存储器芯片和缓冲器芯片被配置为：当执行DQS振荡器启用操作时，执行写入训练或读取训练。
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公开(公告)号：CN117971737A
公开(公告)日：2024-05-03
申请号：CN202410076666.9
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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