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公开(公告)号：CN110911386B
公开(公告)日：2024-03-19
申请号：CN201910402840.3
申请日：2019-05-15
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 提供了一种半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法。所述半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括中心区域和围绕中心区域的外围区域。外围区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构形成在外围区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的端节点。
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公开(公告)号：CN116507127A
公开(公告)日：2023-07-28
申请号：CN202211407915.5
申请日：2022-11-10
Applicant: 三星电子株式会社
IPC: H10B41/41 , H10B41/35 , H10B43/35 , H10B80/00 , H01L25/065
Abstract: 公开了半导体装置和半导体封装件。所述半导体装置包括：半导体基底，包括堆叠区域和垫区域；外围电路结构，包括在半导体基底上的多个外围电路；单元阵列结构，在外围电路结构上；以及再分布层，在单元阵列结构上并且包括再分布介电层和在再分布介电层上的再分布图案。再分布介电层覆盖单元阵列结构的最上面的导电图案。再分布图案连接到最上面的导电图案。再分布层在垫区域上的在竖直方向上的厚度大于再分布层在堆叠区域上的在竖直方向上的厚度。
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公开(公告)号：CN111554331B
公开(公告)日：2025-02-07
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
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Patent Agency Ranking
公开(公告)号：CN118230797A
公开(公告)日：2024-06-21
申请号：CN202311378032.0
申请日：2023-10-23
Applicant: 三星电子株式会社
Abstract: 公开了数据触发器电路和非易失性存储器装置。所述数据触发器电路包括：触发器、恢复锁存器和切断晶体管。所述触发器使用时钟信号和虚拟电源电压来存储输入的数据信号，并且响应于时钟信号的上升转变，在输出节点处提供存储的数据信号作为输出信号。恢复锁存器连接到电源电压和地电压，在输出节点处连接到所述触发器，响应于芯片使能信号的第一转变而在内部存储输出信号，响应于基于芯片使能信号的电源门控间隔的结束而恢复存储的输出信号，并且将恢复的输出信号提供给所述触发器。切断晶体管基于第一电源门控信号使提供给所述触发器的虚拟电源电压浮置。
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公开(公告)号：CN116137171A
公开(公告)日：2023-05-19
申请号：CN202211090252.9
申请日：2022-09-07
Applicant: 三星电子株式会社
Abstract: 一种数据传输电路和包括该数据传输电路的非易失性存储器件。所述非易失性存储器件中的所述数据传输电路包括第一中继器、第二中继器和信号线。所述信号线连接所述第一中继器和所述第二中继器，并且包括交替布置的第一组信号线和第二组信号线。所述第一中继器包括在第一操作模式下激活的第一组中继器和在第二操作模式下激活的第二组中继器。所述第二中继器包括第三组中继器和第四组中继器，所述第三组中继器在所述第一操作模式下被激活并且通过在所述第二操作模式下被浮置的所述第一组信号线连接到所述第一组中继器，所述第四组中继器在所述第二操作模式下被激活并且通过在所述第一操作模式下被浮置的所述第二组信号线连接到所述第二组中继器。
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公开(公告)号：CN111554331A
公开(公告)日：2020-08-18
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
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公开(公告)号：CN114242154A
公开(公告)日：2022-03-25
申请号：CN202110827833.5
申请日：2021-07-21
Applicant: 三星电子株式会社
IPC: G11C29/56
Abstract: 一种包括在由划线道划分并形成在晶片的上表面上的多个芯片之中的每一个芯片中的半导体存储器件包括存储器核心和内置自测试(BIST)电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。
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公开(公告)号：CN110911386A
公开(公告)日：2020-03-24
申请号：CN201910402840.3
申请日：2019-05-15
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 提供了一种半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法。所述半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括中心区域和围绕中心区域的外围区域。外围区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构形成在外围区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的端节点。
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