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公开(公告)号：CN1722615A
公开(公告)日：2006-01-18
申请号：CN200510079546.1
申请日：2005-06-23
Applicant: 三星电子株式会社
IPC: H03K5/156
CPC classification number: H03K5/1565
Abstract: 提供了一种用于半导体器件的占空比校正电路，它与外部时钟同步并用于校正占空比。所述占空比校正电路包括具有至少一个或更多晶体管的反相器结构的调制器。所述调制器通过所述晶体管中的任何一个的源极端和体接收控制信号并响应于外部时钟信号而校正占空比。所述占空比校正电路还包括：驱动器，将调制器的输出信号转换为全摆动电平并输出经转换的调制器的输出信号；和反馈环路，响应于驱动器的输出信号而产生控制信号。
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公开(公告)号：CN111554331B
公开(公告)日：2025-02-07
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
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公开(公告)号：CN117728835A
公开(公告)日：2024-03-19
申请号：CN202311214982.X
申请日：2023-09-19
Applicant: 三星电子株式会社
IPC: H03M1/10 , G11C11/4078
Abstract: 提供了ZQ校准电路、ZQ校准电路的ZQ校准方法和存储器装置。所述ZQ校准电路包括：ZQ控制器，被配置为检测其中ZQ校准被支持的多个接口模式之中的一个接口模式的结束，并且响应于所述一个接口模式结束而指示到另一接口模式的切换；ZQ引擎，被配置为通过多参考电压生成器生成与所述一个接口模式对应的第一参考电压，响应于到所述另一接口模式的切换被指示而生成与所述另一接口模式对应的第二参考电压，基于第一参考电压或第二参考电压执行ZQ校准，并且输出校准码；以及ZQ驱动器，被配置为基于校准码通过输入/输出垫输出输出信号。
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Patent Agency Ranking
公开(公告)号：CN116230040A
公开(公告)日：2023-06-06
申请号：CN202211546157.5
申请日：2022-12-02
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种存储器封装包括多个存储器芯片以及对控制器和多个存储器芯片之间的通信进行中继并从多个存储器芯片接收多个信号的接口芯片。接口芯片包括基于多个信号输出数据信号和原始时钟信号的接收器、通过将与数据信号的一个单位间隔的1/2相对应的偏移延迟以及附加延迟施加到原始时钟信号来输出延迟时钟信号的延迟电路、以及与时钟信号同步地对数据信号进行采样的采样器。当延迟时钟信号与数据信号具有与数据信号的一个单位间隔相对应的相位差时，延迟电路输出通过从延迟时钟信号中去除偏移延迟而生成的时钟信号。
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公开(公告)号：CN114078535A
公开(公告)日：2022-02-22
申请号：CN202110684480.8
申请日：2021-06-21
Applicant: 三星电子株式会社
Abstract: 提供了页缓冲器电路和包括页缓冲器电路的非易失性存储器装置。非易失性存储器装置包括包含存储器单元的存储器单元阵列和页缓冲器电路。页缓冲器电路包括多个页缓冲器单元和多个高速缓存锁存器。多个高速缓存锁存器沿第一水平方向与多个页缓冲器单元间隔开，并对应于多个页缓冲器单元中的相应页缓冲器单元。每个页缓冲器单元包括连接到每个感测节点并响应于传输控制信号而被驱动的传输晶体管。页缓冲器电路被配置为基于执行用于将从第一部分页缓冲器单元提供的数据从第一部分高速缓存锁存器输出到数据输入/输出(I/O)线的第一数据输出操作，执行被配置为将来自第二部分页缓冲器单元的感测数据转储到第二部分高速缓存锁存器的数据传送操作。
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公开(公告)号：CN119920287A
公开(公告)日：2025-05-02
申请号：CN202410828971.9
申请日：2024-06-25
Applicant: 三星电子株式会社
IPC: G11C16/26 , G11C16/08 , G11C16/24 , G06F12/02 , G06F12/0882
Abstract: 公开非易失性存储器装置和操作非易失性存储器装置的方法。所述非易失性存储器装置包括多个锁存器组、地址控制器、编码器和缓冲器。地址控制器控制输入地址和输出地址各自指示多个锁存器组中的相应的锁存器组。编码器从所述多个锁存器组之中的与输出地址对应的锁存器组接收扇区数据，并且还对接收的扇区数据进行压缩。缓冲器存储压缩后的扇区数据。在所述多个锁存器组之中，存储在缓冲器中的压缩后的扇区数据被重写到与输入地址对应的锁存器组中。
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公开(公告)号：CN117437965A
公开(公告)日：2024-01-23
申请号：CN202310301818.6
申请日：2023-03-24
Applicant: 三星电子株式会社
Abstract: 公开了一种操作与非易失性存储器设备通信的存储控制器的方法。该方法包括向非易失性存储器设备提供读取命令，从非易失性存储器设备接收与读取命令相对应的第一读取数据和第一分布信息，确定第一读取数据的错误是否可纠正，以及响应于确定第一读取数据的错误可纠正，基于第一分布信息更新存储控制器中的历史表的偏移信息。
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公开(公告)号：CN111554331A
公开(公告)日：2020-08-18
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
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