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公开(公告)号：CN109036492B
公开(公告)日：2024-07-05
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
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公开(公告)号：CN109841239B
公开(公告)日：2024-04-19
申请号：CN201811302348.0
申请日：2018-11-02
Applicant: 三星电子株式会社
IPC: G11C7/06 , G11C7/10 , G11C11/4093
Abstract: 提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。
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公开(公告)号：CN101859598A
公开(公告)日：2010-10-13
申请号：CN201010141283.3
申请日：2010-04-08
Applicant: 三星电子株式会社
IPC: G11C16/06
CPC classification number: H03K5/1565 , H03K2005/0013
Abstract: 一种采用补偿时钟抖动的数据传送电路和方法。本发明提供了一种集成电路设备的数据I/O接口，包括：噪声检测器，接收电源电压，检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号。数据I/O接口包括：时钟延迟电路，响应于时钟延迟控制信号来提供延迟时钟信号；以及数据传送电路，由电源电压来供电，并与延迟时钟信号同步地提供输出数据。
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公开(公告)号：CN118280400A
公开(公告)日：2024-07-02
申请号：CN202311428960.3
申请日：2023-10-31
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 提供了执行ZQ校准的半导体存储器装置及其校准方法。所述半导体存储器装置可包括：阻抗调整垫；虚设下拉驱动器和外部电阻器，并联连接在阻抗调整垫与地之间；递归码生成电路，被配置为在所述半导体存储器装置的阻抗校准操作中通过使用外部电阻器和虚设下拉驱动器作为参考电阻来递归地生成与目标电阻对应的上拉码和下拉码；码寄存器，被配置为存储生成的上拉码和下拉码；以及校准控制逻辑电路，被配置为在调整虚设下拉驱动器的电阻值的同时在阻抗校准操作中的多个步长期间控制递归码生成电路。
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Patent Agency Ranking
公开(公告)号：CN109087681B
公开(公告)日：2024-04-02
申请号：CN201810599590.2
申请日：2018-06-12
Applicant: 三星电子株式会社
IPC: G11C29/02
Abstract: 提供了存储器设备及其操作方法。存储器设备包括：至少一个内部电路，该内部电路包括存储单元阵列和被配置为驱动存储单元阵列的外围电路；监控逻辑，被配置为监控流入至少一个内部电路的电流并且输出监控结果；检测逻辑，被配置为基于监控结果来检测漏电流是否在至少一个内部电路中流动，并且输出检测的关于漏电流的信息；以及诊断逻辑，被配置为基于检测的信息来诊断至少一个内部电路中的错误。
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公开(公告)号：CN109901665B
公开(公告)日：2023-06-13
申请号：CN201811388365.0
申请日：2018-11-21
Applicant: 三星电子株式会社
IPC: G06F1/08
Abstract: 一种用于调整时钟频率的存储系统，该存储系统包括逻辑电路和锁相环(PLL)电路。逻辑电路使用第一信号确定第一时钟的第一频率并且生成用于调整第一时钟的第一频率的第二信号。锁相环电路接收第二时钟并且使用第二时钟和第二信号生成具有由逻辑电路确定的第一频率的第一时钟。当第二时钟的第二频率变化时，逻辑电路确定第一时钟的第一频率，使得由锁相环电路生成的第一时钟的第一频率基本不变化，并且基于具有由第二信号调整的第一频率的第一时钟运行。
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公开(公告)号：CN109752636A
公开(公告)日：2019-05-14
申请号：CN201811301058.4
申请日：2018-11-02
Applicant: 三星电子株式会社
IPC: G01R31/26
CPC classification number: G01R31/2642 , G01R31/2601 , G01R31/2621 , G01R31/2856 , G01R31/2882 , G01R31/31725 , G01R31/31727 , H03K3/0315
Abstract: 一种测试电路包括：第一逻辑门，接收测试信号或第一电压；第二逻辑门，接收测试信号；第三逻辑门，接收第一逻辑门的输出、第二逻辑门的输出或第二电压；第四逻辑门，接收第一逻辑门的输出或第二逻辑门的输出；以及电源电路，当第一逻辑门接收第一电压并且第三逻辑门接收第二电压时，通过向第二逻辑门和第四逻辑门供电来防止第二逻辑门和第四逻辑门被驱动。
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公开(公告)号：CN110148434A
公开(公告)日：2019-08-20
申请号：CN201910039886.3
申请日：2019-01-16
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了一种半导体存储器件、一种存储系统和一种操作半导体存储器件的方法。所述半导体存储器件包括纠错码(ECC)引擎、存储单元阵列、输入/输出(I/O)选通电路和控制逻辑电路。存储单元阵列包括正常单元区域和奇偶校验单元区域，正常单元区域被配置为存储主数据，奇偶校验单元区域被配置为选择性地存储由ECC引擎基于主数据生成的奇偶校验数据和从半导体存储器件的外部接收到的子数据。控制逻辑电路控制ECC引擎对主数据选择性地执行ECC编码和ECC解码，并且控制I/O选通电路将子数据存储在奇偶校验单元区域的至少一部分中。
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公开(公告)号：CN109841239A
公开(公告)日：2019-06-04
申请号：CN201811302348.0
申请日：2018-11-02
Applicant: 三星电子株式会社
IPC: G11C7/06 , G11C7/10 , G11C11/4093
Abstract: 提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。
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