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公开(公告)号：CN109087681B
公开(公告)日：2024-04-02
申请号：CN201810599590.2
申请日：2018-06-12
Applicant: 三星电子株式会社
IPC: G11C29/02
Abstract: 提供了存储器设备及其操作方法。存储器设备包括：至少一个内部电路，该内部电路包括存储单元阵列和被配置为驱动存储单元阵列的外围电路；监控逻辑，被配置为监控流入至少一个内部电路的电流并且输出监控结果；检测逻辑，被配置为基于监控结果来检测漏电流是否在至少一个内部电路中流动，并且输出检测的关于漏电流的信息；以及诊断逻辑，被配置为基于检测的信息来诊断至少一个内部电路中的错误。
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公开(公告)号：CN109087681A
公开(公告)日：2018-12-25
申请号：CN201810599590.2
申请日：2018-06-12
Applicant: 三星电子株式会社
IPC: G11C29/02
Abstract: 提供了存储器设备及其操作方法。存储器设备包括：至少一个内部电路，该内部电路包括存储单元阵列和被配置为驱动存储单元阵列的外围电路；监控逻辑，被配置为监控流入至少一个内部电路的电流并且输出监控结果；检测逻辑，被配置为基于监控结果来检测漏电流是否在至少一个内部电路中流动，并且输出检测的关于漏电流的信息；以及诊断逻辑，被配置为基于检测的信息来诊断至少一个内部电路中的错误。
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公开(公告)号：CN102468921A
公开(公告)日：2012-05-23
申请号：CN201110349465.4
申请日：2011-11-08
Applicant: 三星电子株式会社
IPC: H04L1/00
CPC classification number: H03M13/09 , H04L1/0061
Abstract: 一种用于发送第一数据的数据处理装置，包括：数据产生器，被配置为提供第一数据；循环冗余校验(CRC)产生器，被配置为产生具有至少一位的CRC信息，所述至少一位的二进制值响应于翻转信息而改变；和数据发送器，被配置为将该CRC信息和第一数据组合为组合数据，并且串行地输出该组合数据。一种用于发送第一数据的数据处理方法，包括步骤：产生第一数据；产生具有至少一个位的CRC信息，所述CRC信息的二进制值响应于翻转信息而改变；和通过将该产生的CRC信息和第一数据组合为组合数据来产生组合数据，并且串行地输出该组合数据。
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公开(公告)号：CN101105695A
公开(公告)日：2008-01-16
申请号：CN200710129252.4
申请日：2007-05-10
Applicant: 三星电子株式会社
IPC: G05F1/46
CPC classification number: H03K19/017545
Abstract: 一种系统，包括多个传输线、输出相应的信号至多个传输线的每个的发射器、通过相应的传输线接收多个信号中的每个的接收器，该接收器包括：连接至传输线的连接路径；沿连接路径分布的多个终端电路；每个终端电路从连接路径接收唯一终端电压、接收相应的信号以及输出终端输入信号；包括连接至公共电压的多个参考电压发生器单元的参考电压发生器，每个参考电压发生器唯一地接收至少一个唯一终端电压和输出参考电压；以及接收相应的信号和从参考电压发生器输出的多个参考电压的适当参考电压的多个数据输入缓冲器。
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Patent Agency Ranking
公开(公告)号：CN101102109A
公开(公告)日：2008-01-09
申请号：CN200710127827.9
申请日：2007-07-03
Applicant: 三星电子株式会社
Inventor： 朴光一
CPC classification number: G11C7/22 , G11C7/222 , H03H11/265 , H03L7/07 , H03L7/0814
Abstract: 一种延迟锁定环，可以包括周期锁定环部分。该周期锁定环部分可以包括延迟。该延迟可以包括以环的形式相互连接的、被配置来生成偶数个延迟时钟信号的偶数个延迟单元。配置所述偶数个延迟时钟信号中的至少一个延迟时钟信号的转变，以响应于偶数个第一选择信号中的被激活的一个第一选择信号来控制该转变，以及配置剩余延迟时钟信号的转变，以响应于所述至少一个延迟时钟信号出现该转变。
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公开(公告)号：CN1862703A
公开(公告)日：2006-11-15
申请号：CN200610077358.X
申请日：2006-04-29
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/40
CPC classification number: G11C7/1051 , G11C7/1066 , G11C7/1072
Abstract: 公开了一种延时信号生成方法和相应的半导体存储器件。该方法包括：接收用于半导体存储器件的时钟信号；接收模式特性信号；提供DQS；并根据模式特性信号调节DQS的前同步状态的持续时间，以增进DQS的选通状态与时钟信号的一致性。
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公开(公告)号：CN110148434A
公开(公告)日：2019-08-20
申请号：CN201910039886.3
申请日：2019-01-16
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了一种半导体存储器件、一种存储系统和一种操作半导体存储器件的方法。所述半导体存储器件包括纠错码(ECC)引擎、存储单元阵列、输入/输出(I/O)选通电路和控制逻辑电路。存储单元阵列包括正常单元区域和奇偶校验单元区域，正常单元区域被配置为存储主数据，奇偶校验单元区域被配置为选择性地存储由ECC引擎基于主数据生成的奇偶校验数据和从半导体存储器件的外部接收到的子数据。控制逻辑电路控制ECC引擎对主数据选择性地执行ECC编码和ECC解码，并且控制I/O选通电路将子数据存储在奇偶校验单元区域的至少一部分中。
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公开(公告)号：CN101572118B
公开(公告)日：2013-05-29
申请号：CN200910137861.3
申请日：2009-04-29
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/4076 , G11C11/409 , G11C11/4091 , G11C11/408
CPC classification number: G11C8/18 , G11C7/08 , G11C8/12 , G11C11/4076 , G11C11/4091
Abstract: 本发明提供了一种半导体存储器装置及其存取方法。示例实施例提供了一种半导体存储器装置，所述半导体存储器装置可以包括：单元阵列，设置为多个行和多个列；以及读出放大器，响应于与存取时间相对应的写命令和读命令对单元阵列进行写操作和读操作，存取时间的时段可以是可变的。读出放大器根据存取时间的时段来调节写入数据和读出数据的脉冲宽度。
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公开(公告)号：CN102290404A
公开(公告)日：2011-12-21
申请号：CN201110155667.5
申请日：2011-06-10
Applicant: 三星电子株式会社
IPC: H01L25/065 , H01L23/48 , H01L21/98 , G06K19/077
CPC classification number: H01L25/0657 , H01L24/16 , H01L24/94 , H01L25/50 , H01L2224/0557 , H01L2224/06131 , H01L2224/06135 , H01L2225/06541 , H01L2924/00014 , H01L2924/0002 , H01L2924/01004 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/30105 , H01L2224/05552
Abstract: 一种半导体芯片封装，包括基板、放置在基板上的第一层以及放置在第一层上并基本上类似于第一层的第二层。第一层具有第一输入/输出(I/O)电路、延伸通过第一载体主体并连接至第一输入/输出(I/O)电路的第一贯穿过孔以及与第一I/O电路不连接的第二贯穿过孔。第二层包括第二I/O电路、连接至第二I/O电路的第三贯穿过孔以及延与第二I/O电路不连接的第四贯穿过孔。第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔。可以通过堆叠层，改变第二层相对于第一层的取向以确保第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔，来制造封装。
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