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公开(公告)号：CN108986860B
公开(公告)日：2023-09-22
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN109754838B
公开(公告)日：2023-10-13
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
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公开(公告)号：CN114446337A
公开(公告)日：2022-05-06
申请号：CN202110862286.4
申请日：2021-07-29
Applicant: 三星电子株式会社
Abstract: 公开了一种存储器封装件、存储装置以及存储装置操作方法。所述存储器封装件包括：第一存储器芯片，包括第一存储器垫；以及缓冲器芯片，包括分别与第一存储器垫连接的第一缓冲器垫和与外部装置连接的第二缓冲器垫。响应于交换启用信号具有禁用状态，缓冲器芯片分别将经由第二缓冲器垫接收的信号传送到第一缓冲器垫，并且响应于交换启用信号具有启用状态，缓冲器芯片交换经由第二缓冲器垫接收的信号以生成第一交换信号，并且分别将第一交换信号传送到第一缓冲器垫。
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公开(公告)号：CN109754838A
公开(公告)日：2019-05-14
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/30 , G11C16/32
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
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公开(公告)号：CN108986860A
公开(公告)日：2018-12-11
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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