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公开(公告)号：CN108986860A
公开(公告)日：2018-12-11
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN108986860B
公开(公告)日：2023-09-22
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN113936722A
公开(公告)日：2022-01-14
申请号：CN202110576998.X
申请日：2021-05-26
Applicant: 三星电子株式会社
Abstract: 提供了支持高效率I/O接口的非易失性存储器装置。所述非易失性存储器装置包括：第一针脚，接收第一信号；第二针脚，接收第二信号；第三针脚，接收第三信号；第四针脚，接收写入使能信号；存储器单元阵列；以及存储器接口电路，在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据。在第一模式下，存储器接口电路从第三信号获得命令，并且从第三信号获得地址。在第二模式下，存储器接口电路从第一信号和第二信号获得命令，并且从第一信号和第二信号获得地址。
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