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公开(公告)号：CN100394584C
公开(公告)日：2008-06-11
申请号：CN200310120429.6
申请日：2003-12-10
Applicant: 三星电子株式会社
IPC: H01L21/8242 , H01L21/768 , H01L21/28
CPC classification number: H01L21/76897 , H01L21/76895 , H01L27/10855 , H01L27/10894 , H01L28/91 , Y10S438/942
Abstract: 提供制造具有接触体的半导体器件的方法，接触体在位线方向延伸，以增加接触体和存储电极之间的接触面积。在一个方面，方法包括在半导体衬底上形成栅极线，形成覆盖栅极线的第一绝缘层，形成第一接触焊盘和第二接触焊盘，通过贯穿第一绝缘层电连接到栅极线之间的半导体衬底。而且，形成覆盖第一接触焊盘和第二接触焊盘的第二绝缘层，形成跨越栅极线的位线并通过贯穿第二绝缘层电连接到第二接触焊盘。此外，形成覆盖位线的第三绝缘层，并有选择地刻蚀，以形成与位线交叉并露出第一接触焊盘的带型开口。
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公开(公告)号：CN101086961A
公开(公告)日：2007-12-12
申请号：CN200710104108.5
申请日：2007-05-16
Applicant: 三星电子株式会社
IPC: H01L21/033 , G03F7/00
CPC classification number: H01L21/0337
Abstract: 一种形成半导体器件的方法，包括在目标层上形成第一掩模图形，该第一掩模图形露出目标层的第一部分；形成中间材料层，包括在第一掩模图形的侧面和目标层的第一部分上淀积中间材料层薄膜；以及减薄中间材料层薄膜，以形成中间材料层，形成露出中间材料层的第二部分的第二掩模图形，除去中间材料层的露出第二部分，以露出该目标层，以及使用第一和第二掩模图形作为构图掩模，构图该目标层。
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公开(公告)号：CN1779978A
公开(公告)日：2006-05-31
申请号：CN200510113434.3
申请日：2005-10-08
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L27/108
CPC classification number: H01L27/10814 , H01L27/0207 , H01L27/10882 , H01L27/11502
Abstract: 一种半导体存储器件可以包括具有多个有源区的衬底和在衬底上围绕衬底的有源区的场隔离层。多个有源区的每一个在第一轴的方向上可以具有一长度和在第二轴的方向上可以具有一宽度，以及该长度可以大于该宽度。多个有源区可以被设置在第二轴的方向上的有源区的多个列中，以及相邻列的有源区在第二轴的方向上可以偏移。
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公开(公告)号：CN101206216A
公开(公告)日：2008-06-25
申请号：CN200710159943.9
申请日：2007-12-20
Applicant: 三星电子株式会社
CPC classification number: B01J19/0046 , B01J2219/00387 , B01J2219/00527 , B01J2219/00576 , B01J2219/00596 , B01J2219/00608 , B01J2219/00659 , B01J2219/00662 , B01J2219/00693 , B01J2219/00702 , B01J2219/00722 , C12Q1/6837 , Y10T428/24612 , C12Q2565/513
Abstract: 示例实施方式可以包括基于易于分析的布局的低聚物探针阵列芯片。示例低聚物探针阵列芯片可以包括基底、位于基底上具有多个以行或面板的形式的子阵列的主阵列、和/或位于每个子阵列行外部的多个子阵列排列点阵列。子阵列可以包括多个以矩阵排列的点，其中具有不同序列的低聚物探针可以连接于该点。示例实施方式还提供用于制造低聚物探针阵列芯片的掩模以及低聚物探针阵列芯片的杂交分析方法。
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公开(公告)号：CN1760754A
公开(公告)日：2006-04-19
申请号：CN200510108599.1
申请日：2005-10-11
Applicant: 三星电子株式会社
CPC classification number: H01L21/0274 , H01L21/0279
Abstract: 一种制造半导体器件的方法，包括，在衬底上形成材料层，在材料层上形成掩模层，以及将氮离子注入掩模层中，以减小其光吸收。在材料层和衬底之间可以形成对准键，以及可以通过注入的掩模层光学地确定对准键的位置。注入的掩模层可以被构图，以限定掩模图形，以及可以使用掩模图形作为刻蚀掩模，构图材料层。还论述了相关器件。
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Patent Agency Ranking
公开(公告)号：CN101206216B
公开(公告)日：2013-07-03
申请号：CN200710159943.9
申请日：2007-12-20
Applicant: 三星电子株式会社
CPC classification number: B01J19/0046 , B01J2219/00387 , B01J2219/00527 , B01J2219/00576 , B01J2219/00596 , B01J2219/00608 , B01J2219/00659 , B01J2219/00662 , B01J2219/00693 , B01J2219/00702 , B01J2219/00722 , C12Q1/6837 , Y10T428/24612 , C12Q2565/513
Abstract: 示例实施方式可以包括基于易于分析的布局的低聚物探针阵列芯片。示例低聚物探针阵列芯片可以包括基底、位于基底上具有多个以行或面板的形式的子阵列的主阵列、和/或位于每个子阵列行外部的多个子阵列排列点阵列。子阵列可以包括多个以矩阵排列的点，其中具有不同序列的低聚物探针可以连接于该点。示例实施方式还提供用于制造低聚物探针阵列芯片的掩模以及低聚物探针阵列芯片的杂交分析方法。
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公开(公告)号：CN101135840B
公开(公告)日：2011-05-18
申请号：CN200610142919.X
申请日：2006-10-31
Applicant: 三星电子株式会社
CPC classification number: H01L21/0337
Abstract: 在形成掩模结构的方法中，在衬底上形成第一掩模，第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，该边角部分的内侧壁是弯曲的。在第一掩模上形成牺牲层。在该牺牲层上形成硬掩模层。在部分地除去硬掩模层，直到邻近于边角部分的牺牲层被露出之后，由除去牺牲层之后的空间中剩下的硬掩模层形成第二掩模。在衬底上可以容易地形成具有精细结构的微小图形。
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公开(公告)号：CN101241303A
公开(公告)日：2008-08-13
申请号：CN200810088172.3
申请日：2008-01-11
Applicant: 三星电子株式会社
CPC classification number: H01L22/12 , H01L27/105 , H01L27/1052 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件以及控制其图案的方法，其中可根据图案的临界尺寸(CD)，单独地控制由双图案化工艺形成的图案的电特性。该方法包括控制具有不同CD的两个或更多图案，从而最优地操作该图案。基于图案的CD，由提供给图案的信号单独地控制该图案。通过控制提供给各个图案的信号的大小和应用时间，控制该信号。
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公开(公告)号：CN101086961B
公开(公告)日：2011-06-01
申请号：CN200710104108.5
申请日：2007-05-16
Applicant: 三星电子株式会社
IPC: H01L21/033 , G03F7/00
CPC classification number: H01L21/0337
Abstract: 一种形成半导体器件的方法，包括在目标层上形成第一掩模图形，该第一掩模图形露出目标层的第一部分；形成中间材料层，包括在第一掩模图形的侧面和目标层的第一部分上淀积中间材料层薄膜；以及减薄中间材料层薄膜，以形成中间材料层，形成露出中间材料层的第二部分的第二掩模图形，除去中间材料层的露出第二部分，以露出该目标层，以及使用第一和第二掩模图形作为构图掩模，构图该目标层。
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公开(公告)号：CN1971424A
公开(公告)日：2007-05-30
申请号：CN200610110078.4
申请日：2006-07-31
Applicant: 三星电子株式会社
CPC classification number: H01L21/31144 , G03F7/091 , H01L21/0276 , H01L21/32139
Abstract: 该半导体结构包括将被构图的刻蚀目标层、多个底部抗反射涂层(BARC)层以及光刻胶(PR)图形。多重BARC层包括形成在刻蚀目标层上并包含碳的第一掩模层，以及形成在第一掩模层上并包含硅的第二掩模层。形成在多重BARC层上的PR层经历光刻，以在多重BARC层上形成PR图形。多重BARC层具有2％以下的反射率，以及PR图形和多重BARC层之间的界面角度是80°至90°。
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