公开(公告)号：US09070774B2

公开(公告)日：2015-06-30

申请号：US13336191

申请日：2011-12-23

申请人： Ta-Wei Wang ,  Chih-Sheng Chang

发明人： Ta-Wei Wang ,  Chih-Sheng Chang

IPC分类号： H01L21/336 ,  H01L29/786 ,  H01L29/06 ,  H01L29/66

CPC分类号： H01L29/78603 ,  H01L29/0649 ,  H01L29/66772 ,  H01L29/78654

摘要： A semiconductor device includes a gate stack; an air-gap under the gate stack; a semiconductor layer vertically between the gate stack and the air-gap; and a first dielectric layer underlying and adjoining the semiconductor layer. The first dielectric layer is exposed to the air-gap.

摘要翻译： 半导体器件包括栅极堆叠; 门叠下的气隙; 垂直于栅极堆叠和气隙之间的半导体层; 以及在半导体层下面和毗邻的第一介电层。 第一介电层暴露于气隙。

公开(公告)号：US08963257B2

公开(公告)日：2015-02-24

申请号：US13293732

申请日：2011-11-10

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yi-Tang Lin ,  Chih-Sheng Chang

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yi-Tang Lin ,  Chih-Sheng Chang

IPC分类号： H01L27/088 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12 ,  H01L29/66

CPC分类号： H01L29/66818 ,  H01L21/2236 ,  H01L21/823431 ,  H01L21/823462 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211

摘要： The disclosure relates to a Fin field effect transistor (FinFET). An exemplary structure for a FinFET comprises a substrate comprising a top surface; a first fin and a second fin extending above the substrate top surface, wherein each of the fins has a top surface and sidewalls; an insulation layer between the first and second fins extending part way up the fins from the substrate top surface; a first gate dielectric covering the top surface and sidewalls of the first fin having a first thickness and a second gate dielectric covering the top surface and sidewalls of the second fin having a second thickness less than the first thickness; and a conductive gate strip traversing over both the first gate dielectric and second gate dielectric.

摘要翻译： 本发明涉及Fin场效应晶体管（FinFET）。 FinFET的示例性结构包括：包括顶表面的衬底; 在所述基板顶表面上方延伸的第一翅片和第二翅片，其中每个翼片具有顶表面和侧壁; 所述第一和第二翅片之间的绝缘层从所述基板顶表面向上延伸所述翅片; 覆盖第一鳍片的顶表面和第一鳍片的侧壁的第一栅极电介质和覆盖第二鳍片的顶表面和第二鳍片的侧壁的第二栅极电介质具有小于第一厚度的第二厚度; 以及穿过第一栅极电介质和第二栅极电介质两端的导电栅极条。

公开(公告)号：US08881066B2

公开(公告)日：2014-11-04

申请号：US13339646

申请日：2011-12-29

申请人： Ming-Feng Shieh ,  Yi-Tang Lin ,  Chia-Cheng Ho ,  Chih-Sheng Chang

发明人： Ming-Feng Shieh ,  Yi-Tang Lin ,  Chia-Cheng Ho ,  Chih-Sheng Chang

IPC分类号： G06F17/50

CPC分类号： H01L21/823431 ,  G03F1/38 ,  G03F1/70 ,  G03F7/70425 ,  G03F7/70466 ,  H01L21/845

摘要： Methods for forming a single fin fin-like field effect transistor (FinFET) device are disclosed. An exemplary method includes providing a main mask layout and a trim mask layout to form fins of a fin-like field effect transistor (FinFET) device, wherein the main mask layout includes a first masking feature and the trim mask layout includes a second masking feature that defines at least two fins, the first masking feature and the second masking feature having a spatial relationship; and modifying the main mask layout based on the spatial relationship between the first masking feature and the second masking feature, wherein the modifying the main mask layout includes modifying the first masking feature such that a single fin FinFET device is formed using the modified main mask layout and the trim mask layout.

摘要翻译： 公开了形成单个翅片状场效应晶体管（FinFET）器件的方法。 一种示例性方法包括提供主掩模布局和修剪掩模布局以形成鳍状场效应晶体管（FinFET）器件的鳍，其中主掩模布局包括第一掩蔽特征，并且修剪蒙版布局包括第二掩蔽特征 其限定至少两个鳍，所述第一掩蔽特征和所述第二掩蔽特征具有空间关系; 以及基于所述第一掩蔽特征和所述第二掩蔽特征之间的空间关系来修改所述主掩模布局，其中所述修改所述主掩模布局包括修改所述第一掩蔽特征，使得使用所述修改的主掩模布局形成单鳍FinFET器件 和修剪蒙版布局。

公开(公告)号：US08816444B2

公开(公告)日：2014-08-26

申请号：US13416862

申请日：2012-03-09

申请人： Clement Hsingjen Wann ,  Chih-Sheng Chang ,  Yi-Tang Lin ,  Ming-Feng Shieh ,  Ting-Chu Ko ,  Chung-Hsien Chen

发明人： Clement Hsingjen Wann ,  Chih-Sheng Chang ,  Yi-Tang Lin ,  Ming-Feng Shieh ,  Ting-Chu Ko ,  Chung-Hsien Chen

IPC分类号： H01L27/088

CPC分类号： H01L27/0886 ,  G03F1/00 ,  G06F17/5068 ,  G06F17/5081 ,  H01L21/823821 ,  H01L21/845 ,  H01L23/48 ,  H01L27/0207 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7831 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for generating a layout for a device having FinFETs from a first layout for a device having planar transistors is disclosed. The planar layout is analyzed and corresponding FinFET structures are generated in a matching fashion. The resulting FinFET structures are then optimized. Dummy patterns and a new metal layer may be generated before the FinFET layout is verified and outputted.

公开(公告)号：US08759184B2

公开(公告)日：2014-06-24

申请号：US13346445

申请日：2012-01-09

申请人： Chia-Cheng Ho ,  Tzu-Chiang Chen ,  Yi-Tang Lin ,  Chih-Sheng Chang

发明人： Chia-Cheng Ho ,  Tzu-Chiang Chen ,  Yi-Tang Lin ,  Chih-Sheng Chang

IPC分类号： H01L21/336 ,  H01L29/76 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L29/7848 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

摘要： A method includes providing a plurality of semiconductor fins parallel to each other, and includes two edge fins and a center fin between the two edge fins. A middle portion of each of the two edge fins is etched, and the center fin is not etched. A gate dielectric is formed on a top surface and sidewalls of the center fin. A gate electrode is formed over the gate dielectric. The end portions of the two edge fins and end portions of the center fin are recessed. An epitaxy is performed to form an epitaxy region, wherein an epitaxy material grown from spaces left by the end portions of the two edge fins are merged with an epitaxy material grown from a space left by the end portions of the center fin to form the epitaxy region. A source/drain region is formed in the epitaxy region.

摘要翻译： 一种方法包括提供彼此平行的多个半导体鳍片，并且包括两个边缘鳍片和两个边缘鳍片之间的中心鳍片。 蚀刻两个边缘翅片中的每一个的中间部分，并且中心翅片不被蚀刻。 栅极电介质形成在中心翅片的顶表面和侧壁上。 在栅极电介质上形成栅电极。 两个边缘翅片的端部和中心翅片的端部是凹进的。 进行外延以形成外延区域，其中由两个边缘翅片的端部留下的空间生长的外延材料与从中心翅片的端部留下的空间生长的外延材料合并，形成外延 地区。 源极/漏极区域形成在外延区域中。

公开(公告)号：US08621398B2

公开(公告)日：2013-12-31

申请号：US12780060

申请日：2010-05-14

申请人： Jeng-Jung Shen ,  Shao-Ming Yu ,  Chih-Sheng Chang

发明人： Jeng-Jung Shen ,  Shao-Ming Yu ,  Chih-Sheng Chang

IPC分类号： G06F17/50

CPC分类号： H01L21/823431 ,  H01L27/0207

摘要： A method for generating a layout for a FinFET device is disclosed. The method includes receiving an initial layout containing an active region that has an edge extending in a first direction. The method includes designating a portion of the layout as a first region. The first region contains the active region. The method includes designating an elongate portion of the first region as a second region that extends in the first direction. The method includes designating a different elongate portion of the first region as a third region that extends in the first direction and that is adjacent to the second region in a second direction perpendicular to the first direction. The method includes enlarging the active region if the edge of the active region falls inside the third region, and shrinking the active region if the edge of the active region falls outside the third region.

摘要翻译： 公开了一种用于产生FinFET器件布局的方法。 该方法包括接收包含有沿第一方向延伸的边缘的有源区域的初始布局。 该方法包括将布局的一部分指定为第一区域。 第一个区域包含活动区域。 该方法包括将第一区域的细长部分指定为在第一方向上延伸的第二区域。 该方法包括将第一区域的不同细长部分指定为在垂直于第一方向的第二方向上在第一方向上延伸并且与第二区域相邻的第三区域。 该方法包括如果有源区域的边缘落在第三区域内，则放大有源区域，如果有源区域的边缘落在第三区域之外，则使有源区域收缩。

公开(公告)号：US20110282478A1

公开(公告)日：2011-11-17

申请号：US12780426

申请日：2010-05-14

申请人： Jeng-Jung Shen ,  Shao-Ming Yu ,  Chih-Sheng Chang

发明人： Jeng-Jung Shen ,  Shao-Ming Yu ,  Chih-Sheng Chang

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method for generating a layout for a semiconductor device is disclosed. The method includes: receiving a first layout. A portion of the first layout is defined as a first FinFET region. The first FinFET region has first and second sides that each extend approximately in a first direction. The method includes performing a first design rule check (DRC) simulation. The method includes obtaining a first DRC simulation result. The method includes defining a second FinFET region by moving the first side in a second direction perpendicular to the first direction. The method includes performing a second DRC simulation. The method includes obtaining a second DRC simulation result. The method includes selecting one of the first and second FinFET regions based on the first and second DRC simulation results. The method includes generating a second layout using the selected FinFET region.

摘要翻译： 公开了一种用于产生半导体器件布局的方法。 该方法包括：接收第一布局。 第一布局的一部分被定义为第一FinFET区域。 第一FinFET区域具有大致在第一方向上延伸的第一和第二侧。 该方法包括执行第一设计规则检查（DRC）模拟。 该方法包括获得第一DRC模拟结果。 该方法包括通过在与第一方向垂直的第二方向上移动第一侧来限定第二FinFET区域。 该方法包括执行第二DRC模拟。 该方法包括获得第二DRC模拟结果。 该方法包括基于第一和第二DRC模拟结果选择第一和第二FinFET区域中的一个。 该方法包括使用所选择的FinFET区域产生第二布局。

公开(公告)号：US07718494B2

公开(公告)日：2010-05-18

申请号：US11784721

申请日：2007-04-09

申请人： Yung Chih Tsai ,  Michael Yu ,  Chih-Ping Chao ,  Chih-Sheng Chang

发明人： Yung Chih Tsai ,  Michael Yu ,  Chih-Ping Chao ,  Chih-Sheng Chang

IPC分类号： H01L21/8234

CPC分类号： H01L21/823892 ,  H01L21/823412 ,  H01L21/823493 ,  H01L21/823807 ,  Y10S438/919

摘要： A method for forming a high-voltage drain metal-oxide-semiconductor (HVD-MOS) device includes providing a semiconductor substrate; forming a well region of a first conductivity type; and forming an embedded well region in the semiconductor substrate and only on a drain side of the HVD-MOS device, wherein the embedded region is of a second conductivity type opposite the first conductivity type. The step of forming the embedded well region includes simultaneously doping the embedded well region and a well region of a core regular MOS device, and simultaneously doping the embedded well region and a well region of an I/O regular MOS device, wherein the core and I/O regular MOS devices are of the first conductivity type. The method further includes forming a gate stack extending from over the embedded well region to over the well region.

摘要翻译： 一种用于形成高电压漏极金属氧化物半导体（HVD-MOS）器件的方法包括：提供半导体衬底; 形成第一导电类型的阱区; 以及在所述半导体衬底中并且仅在所述HVD-MOS器件的漏极侧上形成嵌入阱区域，其中所述嵌入区域是与所述第一导电类型相反的第二导电类型。 形成嵌入阱区的步骤包括同时掺杂嵌入阱区和芯规则MOS器件的阱区，并同时掺杂I / O规则MOS器件的嵌入阱区和阱区，其中核和 I / O常规MOS器件是第一导电类型。 所述方法还包括形成从所述嵌入阱区域上方延伸到所述阱区域的栅极堆叠。

公开(公告)号：US20100020271A1

公开(公告)日：2010-01-28

申请号：US12459256

申请日：2009-06-29

申请人： Huang-Shen Lin ,  Kuan-Hsiung Wang ,  Chih-Sheng Chang ,  Chuen-Ju Chen ,  Chiu-Lien Yang

发明人： Huang-Shen Lin ,  Kuan-Hsiung Wang ,  Chih-Sheng Chang ,  Chuen-Ju Chen ,  Chiu-Lien Yang

IPC分类号： G02F1/1347 ,  G02F1/1333

CPC分类号： G02F1/1337 ,  G02F1/13363

摘要： A liquid crystal display (LCD) panel includes a first substrate, a second substrate opposite to the first substrate, and a liquid crystal layer sandwiched between the first and second substrates. The first substrate includes a first wide view film and the second substrate includes a second wide view film. Angles of the first wide film, second wide film, and twist angles of liquid crystal molecules of the liquid crystal layer are defined.

摘要翻译： 液晶显示器（LCD）面板包括第一基板，与第一基板相对的第二基板和夹在第一和第二基板之间的液晶层。 第一基板包括第一宽视角膜，第二基板包括第二宽视角膜。 定义液晶层的液晶分子的第一宽膜，第二宽膜和扭转角的角度。

公开(公告)号：US20080191983A1

公开(公告)日：2008-08-14

申请号：US12069922

申请日：2008-02-12

申请人： Chih-Sheng Chang ,  Chueh-Ju Chen

发明人： Chih-Sheng Chang ,  Chueh-Ju Chen

IPC分类号： G09G3/36

CPC分类号： G09G3/3688 ,  G09G2320/0252 ,  G09G2320/0261 ,  G09G2340/16 ,  G09G2360/18

摘要： An exemplary LCD (200) includes gate lines (23), data lines (24); a gradation voltage adjusting circuit (26) for receiving the gradation voltages respectively corresponding to the j, j+1, k, and k+1 frames interchanging the j+1 frame gradation voltage and the k frame gradation voltage when a first voltage difference between j frame gradation voltage and j+1 frame gradation voltage is less than a second voltage difference between j frame gradation voltage and k frame gradation voltage; a memory circuit (28) for storing the gradation voltages corresponding to the frames 1, 2, . . . j, j+2, . . . k−1, k+1 . . . h and storing the interchanged gradation voltages corresponding to the frames j+1 and k; and a gate driver (21) for receiving the gradation voltages stored in the memory circuit. A smallest rectangular area formed by any two adjacent gate lines together with any two adjacent data lines defines a pixel unit thereat.

摘要翻译： 示例性LCD（200）包括栅极线（23），数据线（24）; 灰度电压调整电路（26），用于在第j + 1帧灰度级电压和k帧灰度级电压之间分别对应于j + 1，k和+ j帧灰度电压和j + 1帧灰度电压小于j帧灰度电压和k帧灰度电压之间的第二电压差; 存储电路（28），用于存储与帧1,2对应的灰度电压。 。 。 j，j + 2，。 。 。 k-1，k + 1。 。 。 h并存储对应于帧j + 1和k的互换灰度电压; 以及用于接收存储在存储电路中的灰度电压的栅极驱动器（21）。 由任何两个相邻的栅极线与任何两个相邻的数据线一起形成的最小矩形区域在其上限定像素单元。