公开(公告)号：US20120049364A1

公开(公告)日：2012-03-01

申请号：US13184304

申请日：2011-07-15

申请人： Sehat Sutardja ,  Albert Wu ,  Scott Wu

发明人： Sehat Sutardja ,  Albert Wu ,  Scott Wu

IPC分类号： H01L23/498 ,  H01L21/50

CPC分类号： H01L25/50 ,  H01L23/12 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/25 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/24051 ,  H01L2224/24226 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73259 ,  H01L2224/73267 ,  H01L2224/92224 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06582 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： Embodiments of the present disclosure provide a method that comprises providing a first die having a surface comprising a bond pad to route electrical signals of the first die and attaching the first die to a layer of a substrate. The method further comprises forming one or more additional layers of the substrate to embed the first die in the substrate and coupling a second die to the one or more additional layers, the second die having a surface comprising a bond pad to route electrical signals of the second die. The second die is coupled to the one or more additional layers such that electrical signals are routed between the first die and the second die.

摘要翻译： 本公开的实施例提供了一种方法，其包括提供第一管芯，其具有包括接合焊盘的表面以路由第一管芯的电信号并将第一管芯附接到衬底层。 该方法还包括形成基板的一个或多个附加层以将第一管芯嵌入衬底中并将第二管芯耦合到一个或多个附加层，第二管芯具有包括接合焊盘的表面，以将电信号 第二次死亡 第二管芯耦合到一个或多个附加层，使得电信号在第一管芯和第二管芯之间布线。

公开(公告)号：US20110227223A1

公开(公告)日：2011-09-22

申请号：US13049550

申请日：2011-03-16

申请人： Albert Wu ,  Scott Wu

发明人： Albert Wu ,  Scott Wu

IPC分类号： H01L23/498 ,  H01L21/603

CPC分类号： H01L24/82 ,  H01L23/3121 ,  H01L23/5389 ,  H01L24/13 ,  H01L24/16 ,  H01L24/29 ,  H01L24/32 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/24226 ,  H01L2224/32225 ,  H01L2224/73253 ,  H01L2224/73259 ,  H01L2224/73267 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/078 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/19041 ,  H01L2924/3512 ,  H01L2924/00

摘要： Embodiments of the present disclosure provide a substrate having (i) a first laminate layer, (ii) a second laminate layer, and (iii) a core material that is disposed between the first laminate layer and the second laminate layer; and a die attached to the first laminate layer, the die having an interposer bonded to a surface of an active side of the die, the surface comprising (i) a dielectric material and (ii) a bond pad to route electrical signals of the die, the interposer having a via formed therein, the via being electrically coupled to the bond pad to further route the electrical signals of the die, wherein the die and the interposer are embedded in the core material of the substrate. Other embodiments may be described and/or claimed.

摘要翻译： 本公开的实施例提供一种基板，其具有（i）第一层叠层，（ii）第二层叠层，以及（iii）设置在第一层叠层和第二层叠层之间的芯材料; 和模具，其附接到第一层压层，所述模具具有接合到所述管芯的有效侧的表面的插入件，所述表面包括（i）电介质材料和（ii）用于引导所述管芯的电信号的接合焊盘 所述插入件具有形成在其中的通孔，所述通孔电耦合到所述接合焊盘，以进一步布置所述管芯的电信号，其中所述管芯和所述插入件嵌入在所述衬底的芯材中。 可以描述和/或要求保护其他实施例。

公开(公告)号：US08618654B2

公开(公告)日：2013-12-31

申请号：US13184304

申请日：2011-07-15

申请人： Sehat Sutardja ,  Albert Wu ,  Scott Wu

发明人： Sehat Sutardja ,  Albert Wu ,  Scott Wu

IPC分类号： H01L23/34

CPC分类号： H01L25/50 ,  H01L23/12 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/25 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/24051 ,  H01L2224/24226 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73259 ,  H01L2224/73267 ,  H01L2224/92224 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06582 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/16152 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： Embodiments of the present disclosure provide a method that comprises providing a first die having a surface comprising a bond pad to route electrical signals of the first die and attaching the first die to a layer of a substrate. The method further comprises forming one or more additional layers of the substrate to embed the first die in the substrate and coupling a second die to the one or more additional layers, the second die having a surface comprising a bond pad to route electrical signals of the second die. The second die is coupled to the one or more additional layers such that electrical signals are routed between the first die and the second die.

公开(公告)号：US08796839B1

公开(公告)日：2014-08-05

申请号：US13345449

申请日：2012-01-06

申请人： Sehat Sutardja ,  Albert Wu

发明人： Sehat Sutardja ,  Albert Wu

IPC分类号： H01L23/04

CPC分类号： H01L23/5286 ,  H01L23/3121 ,  H01L23/49816 ,  H01L23/49833 ,  H01L23/552 ,  H01L23/562 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/05554 ,  H01L2224/13 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

摘要： An apparatus that comprises a power ground/arrangement that comprises a first semiconductor die configured as a central processing unit (CPU). The power/ground arrangement further comprises a first metal layer that provides only one of (i) a power signal and (ii) a ground signal, and a second metal layer that provides the other one of (i) the power signal and (ii) the ground signal. The apparatus further comprises a second semiconductor die configured as a memory that is coupled to the power/ground arrangement. The second semiconductor die is configured to receive power signals and ground signals from the power/ground arrangement. The second semiconductor die is further configured to provide signals to the CPU via the power/ground arrangement and to receive signals from the CPU via the power/ground arrangement. The second semiconductor die is coupled to the power/ground arrangement only along a single side of the second semiconductor die.

摘要翻译： 一种包括电源接地/布置的装置，包括被配置为中央处理单元（CPU）的第一半导体管芯。 电源/接地装置还包括仅提供（i）功率信号和（ii）接地信号中的一个的第一金属层和提供（i）功率信号和（ii）的另一个的第二金属层 ）地面信号。 该装置还包括被配置为耦合到电源/接地装置的存储器的第二半导体管芯。 第二半导体管芯被配置为从电源/接地装置接收功率信号和接地信号。 第二半导体裸片还被配置为经由电源/接地装置向CPU提供信号，并且经由电源/接地布置从CPU接收信号。 第二半导体管芯仅沿着第二半导体管芯的单侧连接到电源/接地装置。

公开(公告)号：US08330477B1

公开(公告)日：2012-12-11

申请号：US12352439

申请日：2009-01-12

申请人： Albert Wu ,  Chiping Ai ,  Hungchi Chen ,  Bruce Wang ,  Abdul Elaydi

发明人： Albert Wu ,  Chiping Ai ,  Hungchi Chen ,  Bruce Wang ,  Abdul Elaydi

IPC分类号： G01R31/00 ,  G01R31/20

CPC分类号： G01R31/2601 ,  G01R31/318371 ,  G01R31/31919 ,  G06F15/00 ,  H01L23/544 ,  H01L2924/0002 ,  H01L2924/00

摘要： Some of the embodiments of the present disclosure provide an integrated circuit (IC) chip comprising a die, a system on chip (SOC) coupled to the die, and an internal test engine included in the SOC and configured to test the die, wherein one or more components within the IC chip may be configured to be tested by an external test engine coupled to the IC chip. Other embodiments are also described and claimed.

摘要翻译： 本公开的一些实施例提供了一种集成电路（IC）芯片，其包括芯片，耦合到管芯的芯片上系统（SOC）和包括在SOC中并被配置为测试裸片的内部测试引擎，其中一个 IC芯片内的多个组件可以被配置为通过耦合到IC芯片的外部测试引擎进行测试。 还描述和要求保护其他实施例。

公开(公告)号：US20120098127A1

公开(公告)日：2012-04-26

申请号：US13277140

申请日：2011-10-19

申请人： Sehat Sutardja ,  Chung Chyung Han ,  Weidan Li ,  Shuhua Yu ,  Chuan-Cheng Cheng ,  Albert Wu

发明人： Sehat Sutardja ,  Chung Chyung Han ,  Weidan Li ,  Shuhua Yu ,  Chuan-Cheng Cheng ,  Albert Wu

IPC分类号： H01L23/498 ,  H01L21/50

CPC分类号： H01L21/76885 ,  H01L23/3107 ,  H01L23/5226 ,  H01L23/5286 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/061 ,  H01L2224/16145 ,  H01L2224/16245 ,  H01L2224/45111 ,  H01L2224/45116 ,  H01L2224/45124 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48247 ,  H01L2224/48624 ,  H01L2224/48647 ,  H01L2224/48724 ,  H01L2224/48747 ,  H01L2224/48824 ,  H01L2224/48847 ,  H01L2224/731 ,  H01L2224/85 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10252 ,  H01L2924/10253 ,  H01L2924/10271 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/30107 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

摘要： Embodiments of the present disclosure provide a chip that comprises a base metal layer formed over a first semiconductor die and a first metal layer formed over the base metal layer. The first metal layer includes a plurality of islands configured to route at least one of (i) a ground signal or (ii) a power signal in the chip. The chip further comprises a second metal layer formed over the first metal layer. The second metal layer includes a plurality of islands configured to route at least one of (i) the ground signal or (ii) the power signal in the chip.

摘要翻译： 本公开的实施例提供一种芯片，其包括形成在第一半导体管芯上的基底金属层和形成在基底金属层上的第一金属层。 第一金属层包括被配置为路由芯片中的（i）接地信号或（ii）功率信号中的至少一个的多个岛。 芯片还包括形成在第一金属层上的第二金属层。 第二金属层包括被配置为路由（i）接地信号或（ii）芯片中的功率信号中的至少一个的多个岛。

公开(公告)号：US07948818B1

公开(公告)日：2011-05-24

申请号：US12827446

申请日：2010-06-30

申请人： Albert Wu ,  Sehat Sutardja

发明人： Albert Wu ,  Sehat Sutardja

IPC分类号： G11C7/00

CPC分类号： G06F11/0793 ,  G06F11/073 ,  G11C29/789

摘要： An integrated circuit (IC) comprises a memory module that stores at least one of data and code. A memory repair database stores data relating to defective memory addresses. A memory control module detects defective memory locations in the memory module, locates redundant memory elements in the memory module, and stores information that associates memory addresses of the defective memory locations with the redundant memory elements in the memory repair database. Storing said information includes electrically altering at least one of a plurality of electrical fuses. A redundant memory decoder module receives the information and physically remaps the memory addresses to the redundant memory locations.

摘要翻译： 集成电路（IC）包括存储数据和代码中的至少一个的存储器模块。 存储器修复数据库存储与缺陷存储器地址有关的数据。 存储器控制模块检测存储器模块中的缺陷存储器位置，将冗余存储器元件定位在存储器模块中，并且存储将缺陷存储器位置的存储器地址与冗余存储器元件关联在存储器修复数据库中的信息。 存储所述信息包括电改变多个电保险丝中的至少一个。 冗余存储器解码器模块接收信息并将存储器地址物理地映射到冗余存储器位置。

公开(公告)号：US07939445B1

公开(公告)日：2011-05-10

申请号：US12049229

申请日：2008-03-14

申请人： Pantas Sutardja ,  Albert Wu ,  Winston Lee ,  Peter Lee ,  Chien-Chuan Wei ,  Runzi Chang

发明人： Pantas Sutardja ,  Albert Wu ,  Winston Lee ,  Peter Lee ,  Chien-Chuan Wei ,  Runzi Chang

IPC分类号： H01L21/4763

CPC分类号： H01L21/76816 ,  H01L21/76838

摘要： Methods and structures for interconnects in semiconductor devices are described. A method of forming a mask pattern for a metal layer in an interconnect can include searching a layout for a metal feature with a predetermined size and an interconnect layer aligned thereto, removing the metal feature from the layout to form a modified layout, and reforming the mask pattern using the modified layout. The metal interconnect may include a first pattern of metal lines, each having a minimum feature size in a layout view in no more than one dimension; a dielectric layer on or over the first pattern of metal lines, having a substantially planar horizontal upper surface; and vias or contacts in the dielectric layer, the vias or contacts contacting a top surface of the first pattern of metal lines and a top surface of silicon structures, vias, or contacts below the first pattern of metal lines.

摘要翻译： 描述了半导体器件中互连的方法和结构。 在互连中形成用于金属层的掩模图案的方法可以包括搜索具有预定尺寸的金属特征的布局和与其对准的互连层，从布局去除金属特征以形成修改的布局，并且重新形成 掩模图案使用修改的布局。 金属互连可以包括金属线的第一图案，每个金属线在布局视图中具有不超过一个维度的最小特征尺寸; 金属线的第一图案上或之上的介电层，具有基本上平面的水平上表面; 以及电介质层中的通孔或触点，接触金属线的第一图案的顶表面的通孔或触点以及金属线的第一图案之下的硅结构，通孔或触点的顶表面。

公开(公告)号：US20100301467A1

公开(公告)日：2010-12-02

申请号：US12786260

申请日：2010-05-24

申请人： Albert Wu

发明人： Albert Wu

IPC分类号： H01L23/49 ,  H01L23/31 ,  H01L21/60

CPC分类号： H01L24/05 ,  H01L24/45 ,  H01L24/48 ,  H01L24/85 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05082 ,  H01L2224/05124 ,  H01L2224/05556 ,  H01L2224/05557 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/05664 ,  H01L2224/2929 ,  H01L2224/29339 ,  H01L2224/45147 ,  H01L2224/4807 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4845 ,  H01L2224/48465 ,  H01L2224/48499 ,  H01L2224/48844 ,  H01L2224/48855 ,  H01L2224/48864 ,  H01L2224/85 ,  H01L2224/85205 ,  H01L2924/00011 ,  H01L2924/01005 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2224/78 ,  H01L2924/00 ,  H01L2224/48824 ,  H01L2924/00012 ,  H01L2924/01006 ,  H01L2924/0665

摘要： Embodiments of the present disclosure provide an apparatus comprising a semiconductor die, a bond pad formed on the semiconductor die, the bond pad comprising aluminum (Al), a bonding material comprising gold (Au) coupled to the bond pad, the bonding material covering at least a portion of the bond pad, and a wire coupled to the bonding material, the wire comprising copper (Cu). Other embodiments may be described and/or claimed.

摘要翻译： 本公开的实施例提供了一种包括半导体管芯，形成在半导体管芯上的接合焊盘，包括铝（Al）的接合焊盘，包含耦合到接合焊盘的金（Au））的接合材料的装置， 所述接合焊盘的至少一部分以及耦合到所述接合材料的导线，所述导线包括铜（Cu）。 可以描述和/或要求保护其他实施例。

公开(公告)号：US07825521B2

公开(公告)日：2010-11-02

申请号：US12434264

申请日：2009-05-01

申请人： Albert Wu ,  Huahung Kao

发明人： Albert Wu ,  Huahung Kao

IPC分类号： H01L23/48

CPC分类号： H01L25/0657 ,  H01L25/50 ,  H01L2224/16145 ,  H01L2224/32145 ,  H01L2224/45144 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/731 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06527 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00012

摘要： An integrated circuit package includes a substrate comprising a first contact. A first integrated circuit mechanically attached to the substrate. The first integrated circuit comprising a second contact. A first redistribution layer arranged on the first integrated circuit. The first redistribution layer includes a trace coupled to the second contact. A first wire connects the first contact to the second contact. A flip-chip integrated circuit comprises a third contact connected to the trace by a conductive bump. A second integrated circuit mechanically coupled to the flip-chip integrated circuit. The second integrated circuit comprises a fourth contact. A second wire connects the fourth contact to at least the second contact or the first contact.

摘要翻译： 集成电路封装包括包括第一触点的基板。 机械地附接到基板的第一集成电路。 第一集成电路包括第二接触。 布置在第一集成电路上的第一再分配层。 第一再分配层包括耦合到第二接触的迹线。 第一线将第一触点连接到第二触点。 倒装芯片集成电路包括通过导电凸块连接到迹线的第三触点。 机械耦合到倒装芯片集成电路的第二集成电路。 第二集成电路包括第四触点。 第二线将第四触点连接到至少第二触点或第一触点。