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公开(公告)号：CN103681369A
公开(公告)日：2014-03-26
申请号：CN201310439846.0
申请日：2013-09-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/50 , H01L21/60 , H01L23/495
CPC classification number: H01L23/49513 , H01L21/56 , H01L21/565 , H01L23/3107 , H01L23/3142 , H01L23/4924 , H01L23/495 , H01L23/49524 , H01L23/49562 , H01L23/49575 , H01L24/34 , H01L24/37 , H01L24/38 , H01L24/40 , H01L24/97 , H01L2224/05554 , H01L2224/32245 , H01L2224/371 , H01L2224/37147 , H01L2224/40095 , H01L2224/40245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L2224/49171 , H01L2224/73221 , H01L2224/73265 , H01L2224/83801 , H01L2224/84801 , H01L2224/97 , H01L2924/1306 , H01L2924/13091 , H01L2924/181 , H01L2924/30107 , H01L2924/00 , H01L2924/00012 , H01L2924/00014
Abstract: 本发明公开了一种半导体器件的制造方法。一种通过确保半导体芯片和金属板之间的导电性材料的厚度，便可提高半导体芯片和金属板之间连接可靠性的制造方法。在夹具PED上配置引线框LF1，且在设置于夹具PED的突起部PJU上配置夹框CLF。在此状态下进行加热处理（回流焊接）。此时，将在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间形成第1空间，且在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成有第1空间的状态下，使填埋在所述第1空间内的高熔点焊锡HS2熔化。此时，即使在高熔点焊锡HS2熔化的状态下，所述第1空间的尺寸（尤其是高度）也保持不变。
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公开(公告)号：CN105470226B
公开(公告)日：2020-05-19
申请号：CN201510632177.8
申请日：2015-09-29
Applicant: 瑞萨电子株式会社
IPC: H01L23/488
Abstract: 本发明提供一种半导体器件，其目的在于，抑制半导体器件的可靠性降低。半导体器件具有：形成在陶瓷衬底(CS1)上的多个金属图案(MP)；和搭载在多个金属图案(MP)中的一部分上的半导体芯片(CP)。另外，在多个金属图案(MP)的周缘部形成有多个凹部(DP)。另外，在多个金属图案(MP)中的与半导体芯片(CP)重叠的区域不形成多个凹部(DP)。另外，在多个金属图案(MP)中的、配置在最靠近陶瓷衬底(CS1)的上表面(CSt)的周缘部的位置的多个金属图案(MPT)上设置有多个凹部(DP)。
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公开(公告)号：CN105470248A
公开(公告)日：2016-04-06
申请号：CN201510633696.6
申请日：2015-09-29
Applicant: 瑞萨电子株式会社
IPC: H01L25/10 , H01L25/11 , H01L23/528
Abstract: 本发明提供一种半导体器件，抑制半导体器件的可靠性降低。半导体器件具有形成于陶瓷衬底(CS1)上的多个金属图案(MP)以及搭载于多个金属图案(MP)的多个半导体芯片。另外，多个金属图案(MP)具有相互相对的金属图案(MPH)和金属图案(MPU)。另外，设置于金属图案(MPH)与金属图案(MPU)之间且从多个金属图案(MP)暴露的区域(EX1)沿着金属图案(MPH)的延伸方向以锯齿状延伸。
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公开(公告)号：CN103681389B
公开(公告)日：2018-02-13
申请号：CN201310439966.0
申请日：2013-09-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/60 , H01L21/58 , H01L21/683
CPC classification number: H01L25/50 , H01L21/4835 , H01L21/4839 , H01L21/56 , H01L21/561 , H01L21/6836 , H01L21/78 , H01L23/3107 , H01L23/495 , H01L23/49503 , H01L23/49537 , H01L23/49541 , H01L23/49548 , H01L23/49562 , H01L23/49575 , H01L24/34 , H01L24/36 , H01L24/37 , H01L24/40 , H01L24/83 , H01L24/97 , H01L25/18 , H01L2221/68327 , H01L2221/68331 , H01L2224/05554 , H01L2224/0603 , H01L2224/29139 , H01L2224/37147 , H01L2224/40095 , H01L2224/40245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L2224/49171 , H01L2224/49175 , H01L2224/73221 , H01L2224/73265 , H01L2224/83801 , H01L2224/8385 , H01L2224/83851 , H01L2224/84801 , H01L2224/92247 , H01L2924/1306 , H01L2924/13091 , H01L2924/181 , H01L2924/30107 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明涉及半导体器件的制造方法。本发明的目的是提高将带施加于基板的后表面时的可靠性，同时确保施加于基板的后表面的带的耐热性。在设置于支撑部件内的沟道的底表面与驱动器IC芯片的上表面之间存在间隙。另一方面，引线框的上表面侧由支撑部件支撑，使得沟道的底表面接触安装于低MOS芯片之上的低MOS夹片的上表面。因而，即使在驱动器IC芯片和低MOS芯片被安装于引线框的上表面侧之上的状态下，带也能够被可靠地施加于引线框的后表面，特别地，施加于产品区的后表面。
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公开(公告)号：CN103681369B
公开(公告)日：2017-03-01
申请号：CN201310439846.0
申请日：2013-09-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/50 , H01L21/60 , H01L23/495
CPC classification number: H01L23/49513 , H01L21/56 , H01L21/565 , H01L23/3107 , H01L23/3142 , H01L23/4924 , H01L23/495 , H01L23/49524 , H01L23/49562 , H01L23/49575 , H01L24/34 , H01L24/37 , H01L24/38 , H01L24/40 , H01L24/97 , H01L2224/05554 , H01L2224/32245 , H01L2224/371 , H01L2224/37147 , H01L2224/40095 , H01L2224/40245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L2224/49171 , H01L2224/73221 , H01L2224/73265 , H01L2224/83801 , H01L2224/84801 , H01L2224/97 , H01L2924/1306 , H01L2924/13091 , H01L2924/181 , H01L2924/30107 , H01L2924/00 , H01L2924/00012 , H01L2924/00014
Abstract: 本发明公开了一种半导体器件的制造方法。一种通过确保半导体芯片和金属板之间的导电性材料的厚度，便可提高半导体芯片和金属板之间连接可靠性的制造方法。在夹具PED上配置引线框LF1，且在设置于夹具PED的突起部PJU上配置夹框CLF。在此状态下进行加热处理（回流焊接）。此时，将在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间形成第1空间，且在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成有第1空间的状态下，使填埋在所述第1空间内的高熔点焊锡HS2熔化。此时，即使在高熔点焊锡HS2熔化的状态下，所述第1空间的尺寸（尤其是高度）也保持不变。
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Patent Agency Ranking
公开(公告)号：CN105470248B
公开(公告)日：2020-03-27
申请号：CN201510633696.6
申请日：2015-09-29
Applicant: 瑞萨电子株式会社
IPC: H01L25/10 , H01L25/11 , H01L23/528
Abstract: 本发明提供一种半导体器件，抑制半导体器件的可靠性降低。半导体器件具有形成于陶瓷衬底(CS1)上的多个金属图案(MP)以及搭载于多个金属图案(MP)的多个半导体芯片。另外，多个金属图案(MP)具有相互相对的金属图案(MPH)和金属图案(MPU)。另外，设置于金属图案(MPH)与金属图案(MPU)之间且从多个金属图案(MP)暴露的区域(EX1)沿着金属图案(MPH)的延伸方向以锯齿状延伸。
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公开(公告)号：CN105470226A
公开(公告)日：2016-04-06
申请号：CN201510632177.8
申请日：2015-09-29
Applicant: 瑞萨电子株式会社
IPC: H01L23/488
Abstract: 本发明提供一种半导体器件，其目的在于，抑制半导体器件的可靠性降低。半导体器件具有：形成在陶瓷衬底(CS1)上的多个金属图案(MP)；和搭载在多个金属图案(MP)中的一部分上的半导体芯片(CP)。另外，在多个金属图案(MP)的周缘部形成有多个凹部(DP)。另外，在多个金属图案(MP)中的与半导体芯片(CP)重叠的区域不形成多个凹部(DP)。另外，在多个金属图案(MP)中的、配置在最靠近陶瓷衬底(CS1)的上表面(CSt)的周缘部的位置的多个金属图案(MPT)上设置有多个凹部(DP)。
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公开(公告)号：CN103681389A
公开(公告)日：2014-03-26
申请号：CN201310439966.0
申请日：2013-09-25
Applicant: 瑞萨电子株式会社
IPC: H01L21/60 , H01L21/58 , H01L21/683
CPC classification number: H01L25/50 , H01L21/4835 , H01L21/4839 , H01L21/56 , H01L21/561 , H01L21/6836 , H01L21/78 , H01L23/3107 , H01L23/495 , H01L23/49503 , H01L23/49537 , H01L23/49541 , H01L23/49548 , H01L23/49562 , H01L23/49575 , H01L24/34 , H01L24/36 , H01L24/37 , H01L24/40 , H01L24/83 , H01L24/97 , H01L25/18 , H01L2221/68327 , H01L2221/68331 , H01L2224/05554 , H01L2224/0603 , H01L2224/29139 , H01L2224/37147 , H01L2224/40095 , H01L2224/40245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48137 , H01L2224/48247 , H01L2224/49171 , H01L2224/49175 , H01L2224/73221 , H01L2224/73265 , H01L2224/83801 , H01L2224/8385 , H01L2224/83851 , H01L2224/84801 , H01L2224/92247 , H01L2924/1306 , H01L2924/13091 , H01L2924/181 , H01L2924/30107 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明涉及半导体器件的制造方法。本发明的目的是提高将带施加于基板的后表面时的可靠性，同时确保施加于基板的后表面的带的耐热性。在设置于支撑部件内的沟道的底表面与驱动器IC芯片的上表面之间存在间隙。另一方面，引线框的上表面侧由支撑部件支撑，使得沟道的底表面接触安装于低MOS芯片之上的低MOS夹片的上表面。因而，即使在驱动器IC芯片和低MOS芯片被安装于引线框的上表面侧之上的状态下，带也能够被可靠地施加于引线框的后表面，特别地，施加于产品区的后表面。
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公开(公告)号：CN205039141U
公开(公告)日：2016-02-17
申请号：CN201520764326.1
申请日：2015-09-29
Applicant: 瑞萨电子株式会社
IPC: H01L23/12 , H01L23/488
CPC classification number: H01L25/0655 , H01L21/4846 , H01L23/049 , H01L23/24 , H01L23/3735 , H01L23/49838 , H01L23/49844 , H01L23/49861 , H01L24/09 , H01L24/45 , H01L24/48 , H01L24/49 , H01L25/072 , H01L25/16 , H01L25/18 , H01L2224/0603 , H01L2224/0905 , H01L2224/32225 , H01L2224/45014 , H01L2224/45124 , H01L2224/45139 , H01L2224/45144 , H01L2224/48227 , H01L2224/4846 , H01L2224/48472 , H01L2224/49111 , H01L2224/49113 , H01L2224/49175 , H01L2224/73265 , H01L2224/92247 , H01L2924/13055 , H01L2924/13091 , H01L2924/16151 , H01L2924/16251 , H01L2924/181 , H02M7/219 , H01L2924/00012 , H01L2924/00 , H01L2924/00014
Abstract: 本实用新型提供一种半导体器件，抑制半导体器件的可靠性降低。半导体器件具有形成于陶瓷衬底(CS1)上的多个金属图案(MP)以及搭载于多个金属图案(MP)的多个半导体芯片。另外，多个金属图案(MP)具有相互相对的金属图案(MPH)和金属图案(MPU)。另外，设置于金属图案(MPH)与金属图案(MPU)之间且从多个金属图案(MP)暴露的区域(EX1)沿着金属图案(MPH)的延伸方向以锯齿状延伸。
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公开(公告)号：CN205081110U
公开(公告)日：2016-03-09
申请号：CN201520762772.9
申请日：2015-09-29
Applicant: 瑞萨电子株式会社
CPC classification number: H01L23/49838 , H01L21/52 , H01L21/54 , H01L23/02 , H01L23/04 , H01L23/053 , H01L23/057 , H01L23/10 , H01L23/12 , H01L23/15 , H01L23/16 , H01L23/3735 , H01L23/495 , H01L23/49541 , H01L23/49548 , H01L23/498 , H01L23/49811 , H01L23/49844 , H01L24/06 , H01L24/29 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/83 , H01L24/85 , H01L24/92 , H01L25/071 , H01L25/072 , H01L29/41708 , H01L2224/05553 , H01L2224/0603 , H01L2224/29101 , H01L2224/32225 , H01L2224/45014 , H01L2224/45124 , H01L2224/45139 , H01L2224/45144 , H01L2224/48091 , H01L2224/48101 , H01L2224/48106 , H01L2224/4813 , H01L2224/48227 , H01L2224/4846 , H01L2224/48472 , H01L2224/49111 , H01L2224/49113 , H01L2224/49175 , H01L2224/73265 , H01L2224/92247 , H01L2924/00014 , H01L2924/1304 , H01L2924/13055 , H01L2924/13091 , H01L2924/181 , H02S40/32 , H01L2924/00012 , H01L2924/00 , H01L2224/05599 , H01L2924/014 , H01L2224/85399
Abstract: 本实用新型提供一种半导体器件，其目的在于，抑制半导体器件的可靠性降低。半导体器件具有：形成在陶瓷衬底(CS1)上的多个金属图案(MP)；和搭载在多个金属图案(MP)中的一部分上的半导体芯片(CP)。另外，在多个金属图案(MP)的周缘部形成有多个凹部(DP)。另外，在多个金属图案(MP)中的与半导体芯片(CP)重叠的区域不形成多个凹部(DP)。另外，在多个金属图案(MP)中的、配置在最靠近陶瓷衬底(CS1)的上表面(CSt)的周缘部的位置的多个金属图案(MPT)上设置有多个凹部(DP)。
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