半导体器件
    3.
    发明授权

    公开(公告)号:CN104659026B

    公开(公告)日:2019-02-15

    申请号:CN201410674471.0

    申请日:2014-11-21

    IPC分类号: H01L25/07 H01L23/522

    摘要: 本发明提供了一种性能改进的半导体器件。半导体衬底形成有单位MISFET元件。单位MISFET元件的各个源极区域经由第一源极互连线和第二源极互连线彼此电耦合。单位MISFET元件的各个栅电极经由第一栅极互连线彼此电耦合且经由第一栅极互连线电耦合至与第二源极互连线位于同一层中的第二栅极互连线。单位MISFET元件的各个漏极区域经由嵌入半导体衬底的沟槽中的导电插塞电耦合至背面电极。第一源极互连线和第一栅极互连线的每一条的厚度均小于第二源极互连线的厚度。在插塞之上,第一栅极互连线延伸。

    半导体器件
    4.
    发明授权

    公开(公告)号:CN104969356B

    公开(公告)日:2019-10-08

    申请号:CN201480001579.1

    申请日:2014-01-31

    IPC分类号: H01L29/78

    摘要: 在形成于半导体衬底(SUB)中的槽(TR1)内的下部形成有控制电极(GE1),在槽(TR1)内的上部形成有栅极电极(GE2)。在槽(TR1)的侧壁及底面与控制电极(GE1)之间形成有绝缘膜(G1),在槽(TR1)的侧壁与栅极电极(GE2)之间形成有绝缘膜(G2),在控制电极(GE1)与栅极电极(GE2)之间形成有绝缘膜(G3)。在与槽(TR1)邻接的区域中有源极用的n+型半导体区域(NR)、沟道形成用的p型半导体区域(PR)和漏极用的半导体区域。连接于控制电极(GE1)的布线不与连接于栅极电极(GE2)的布线相连,且不会与连接于源极用的n+型半导体区域(NR)的布线相连。