公开(公告)号：CN104969356A

公开(公告)日：2015-10-07

申请号：CN201480001579.1

申请日：2014-01-31

Applicant: 瑞萨电子株式会社

Inventor： 沼部英雄 ,  白井伸幸 ,  加藤浩一 ,  宇野友彰 ,  梅津和之

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L23/535 ,  H01L24/05 ,  H01L24/06 ,  H01L24/29 ,  H01L24/37 ,  H01L24/40 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/83 ,  H01L24/84 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1033 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4236 ,  H01L2224/04026 ,  H01L2224/04034 ,  H01L2224/04042 ,  H01L2224/05082 ,  H01L2224/05155 ,  H01L2224/05166 ,  H01L2224/05553 ,  H01L2224/05554 ,  H01L2224/05644 ,  H01L2224/0603 ,  H01L2224/29101 ,  H01L2224/29339 ,  H01L2224/32245 ,  H01L2224/37011 ,  H01L2224/371 ,  H01L2224/37124 ,  H01L2224/37147 ,  H01L2224/40245 ,  H01L2224/45144 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/49171 ,  H01L2224/73221 ,  H01L2224/73263 ,  H01L2224/73265 ,  H01L2224/83801 ,  H01L2224/84801 ,  H01L2224/8485 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L2224/32225

Abstract: 在形成于半导体衬底(SUB)中的槽(TR1)内的下部形成有控制电极(GE1)，在槽(TR1)内的上部形成有栅极电极(GE2)。在槽(TR1)的侧壁及底面与控制电极(GE1)之间形成有绝缘膜(G1)，在槽(TR1)的侧壁与栅极电极(GE2)之间形成有绝缘膜(G2)，在控制电极(GE1)与栅极电极(GE2)之间形成有绝缘膜(G3)。在与槽(TR1)邻接的区域中有源极用的n+型半导体区域(NR)、沟道形成用的p型半导体区域(PR)和漏极用的半导体区域。连接于控制电极(GE1)的布线不与连接于栅极电极(GE2)的布线相连，且不会与连接于源极用的n+型半导体区域(NR)的布线相连。

公开(公告)号：CN1925291B

公开(公告)日：2010-12-08

申请号：CN200610126186.0

申请日：2006-08-29

Applicant: 瑞萨电子株式会社

Inventor： 白井伸幸 ,  工藤良太郎

IPC: H02M3/10 ,  H02M3/155 ,  H02M3/156 ,  H01L27/00

CPC classification number: H03K17/6871 ,  H02M3/1588 ,  H02M2001/0032 ,  H02M2001/0048 ,  H03K17/165 ,  Y02B70/1466 ,  Y02B70/1491 ,  Y02B70/16

Abstract: 提供了一种获得效率改善的开关电源装置和半导体集成电路。电容器被设置在产生输出电压的电感器的输出侧与地电位之间。第一开关元件将来自输入电压的电流提供到电感器的输入侧，而当第一开关元件断开时被导通的第二开关元件，将电感器的输入侧设定到规定的电位。当负载电路处于小负载状态以及第二开关元件断开时，控制电路检测电感器输入侧上的电压达到对应于输入电压的高电压，并导通第一开关元件。当负载电路处于大负载状态时，控制电路使电压检测电路的检测输出无效，并在第二开关元件被断开之后，导通第一开关元件。

公开(公告)号：CN104969356B

公开(公告)日：2019-10-08

申请号：CN201480001579.1

申请日：2014-01-31

Applicant: 瑞萨电子株式会社

Inventor： 沼部英雄 ,  白井伸幸 ,  加藤浩一 ,  宇野友彰 ,  梅津和之

IPC: H01L29/78

Abstract: 在形成于半导体衬底(SUB)中的槽(TR1)内的下部形成有控制电极(GE1)，在槽(TR1)内的上部形成有栅极电极(GE2)。在槽(TR1)的侧壁及底面与控制电极(GE1)之间形成有绝缘膜(G1)，在槽(TR1)的侧壁与栅极电极(GE2)之间形成有绝缘膜(G2)，在控制电极(GE1)与栅极电极(GE2)之间形成有绝缘膜(G3)。在与槽(TR1)邻接的区域中有源极用的n+型半导体区域(NR)、沟道形成用的p型半导体区域(PR)和漏极用的半导体区域。连接于控制电极(GE1)的布线不与连接于栅极电极(GE2)的布线相连，且不会与连接于源极用的n+型半导体区域(NR)的布线相连。