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公开(公告)号：CN118899321A
公开(公告)日：2024-11-05
申请号：CN202410978471.3
申请日：2024-07-19
Applicant: 广东省大湾区集成电路与系统应用研究院 , 张江国家实验室
IPC: H01L27/12
Abstract: 本申请提供一种晶圆结构，包括衬底，以及衬底上的多个半导体器件组，每个半导体器件组包括至少一个半导体器件，半导体器件包括埋氧层、埋氧层上的沟道层和沟道层上的栅极结构，栅极结构包括从沟道层向上依次层叠的高k介质层、N型功函数层和金属间隙填充层，多个半导体器件组包括第一器件组和第二器件组，第一器件组和第二器件组中的半导体结构还包括P型功函数层。第一器件组中的半导体器件和第二器件组中的半导体器件中P型功函数层的厚度不同，和/或，第一器件组中的半导体器件和第二器件组中的半导体器件下方的衬底的掺杂状态不同，可以实现在同一晶圆上制造不同阈值电压的器件，易于实施，提高了器件的制造效率。
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公开(公告)号：CN118899265A
公开(公告)日：2024-11-05
申请号：CN202410978479.X
申请日：2024-07-19
Applicant: 广东省大湾区集成电路与系统应用研究院 , 张江国家实验室
Abstract: 本申请提供一种晶圆结构的制造方法，包括提供衬底，以及在衬底上形成多个半导体器件组，每个半导体器件组包括至少一个半导体器件，半导体器件包括埋氧层、埋氧层上的沟道层和沟道层上的栅极结构，栅极结构包括从沟道层向上依次层叠的高k介质层、N型功函数层和金属间隙填充层，多个半导体器件组包括第一器件组和第二器件组，第一器件组和第二器件组中的半导体结构还包括P型功函数层。第一器件组中的半导体器件和第二器件组中的半导体器件中P型功函数层的厚度不同，和/或，第一器件组中的半导体器件和第二器件组中的半导体器件下方的衬底的掺杂状态不同，这样可以实现在同一晶圆上制造不同阈值电压的器件，易于实施，提高了器件的制造效率。
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公开(公告)号：CN118312137A
公开(公告)日：2024-07-09
申请号：CN202410527350.7
申请日：2024-04-29
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种基于自旋轨道矩磁性隧道结的逻辑运算单元和方法。该逻辑运算单元包括：全耗尽型绝缘体FDSOI的MOS管与自旋轨道矩磁性隧道结SOTMTJ；FDSOI的MOS管的漏极与SOTMTJ的第一端串联，SOTMTJ的第二端接地；FDSOI的MOS管的栅极接入栅极电压；FDSOI的MOS管的源极接入源极电压、背栅极接入背栅极电压，以根据源极电压、背栅极电压以及初始阻态，调整SOTMTJ的阻态并作为逻辑运算结果。本申请利用了FDSOI的MOS管具有的背栅调控特性，不使用SOTMTJ的电控特性即可实现逻辑运算，不受由于制造差异化导致的电控特性具有较大分布的影响，更适用于大规模的集成使用。
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公开(公告)号：CN118298868A
公开(公告)日：2024-07-05
申请号：CN202410491344.0
申请日：2024-04-23
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/16 , G11C11/409
Abstract: 本申请公开了一种计算电路、自旋转移矩磁存储器及终端设备。该电路应用于STT‑MRAM，包括：计算电路包括控制单元和第一磁性隧道结MTJ逻辑单元；第一MTJ逻辑单元包括第一输入MTJ、第二输入MTJ和第一输出MTJ，第一输入MTJ和第二输入MTJ并联，且与第一输出MTJ串联；控制器，用于将第一输出MTJ初始化为高阻态；控制工作电压为满足第一条件的第一电压，以使第一输入MTJ或第二输入MTJ为低阻态，第一输出MTJ为低阻态，实现逻辑与操作；控制工作电压为满足第二条件的第二电压，以使第一输入MTJ和第二输入MTJ均为低阻态，第一输出MTJ为低阻态，实现逻辑或操作。如此可以减少片上资源消耗，降低能耗。
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公开(公告)号：CN118278346A
公开(公告)日：2024-07-02
申请号：CN202410438533.1
申请日：2024-04-11
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/367 , G06F30/373
Abstract: 本申请公开了一种电容‑电压曲线的校正方法、装置、设备及存储介质。首先可以通过第一阻抗测试桥的高端和低端分别获取目标晶体管的叠加电压和输出电流，并通过第二阻抗测试桥的高端和低端分别获取参照晶体管的叠加电压和输出电流。根据目标晶体管的叠加电压和输出电流绘制目标晶体管的目标电容‑电压曲线，根据参照晶体管的叠加电压和输出电流绘制参照晶体管的参照电容‑电压曲线。再基于目标电容‑电压曲线和参照电容‑电压曲线生成若干个沟道电容对，并基于若干个沟道电容对绘制校正电容‑电压曲线。本申请通过使用参照晶体管和目标晶体管，可以实现对目标晶体管电容‑电压曲线的高精度校正，确保准确性和可靠性。
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Patent Agency Ranking
公开(公告)号：CN118259872A
公开(公告)日：2024-06-28
申请号：CN202410434049.1
申请日：2024-04-11
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种级联运算电路和运算器。电路包括：第一灵敏放大模块、复用模块和第二灵敏放大模块；其中，第一灵敏放大模块的输出端连接复用模块的控制端，复用模块的输出端连接第二灵敏放大模块的输入端；第一灵敏放大模块，用于根据第一灵敏放大模块中第一存储单元的电阻输出对应的第一信号；第一信号为数字信号；复用模块，用于根据第一信号输出对应的第二信号；第二信号为模拟信号；第二灵敏放大模块，用于根据第二信号确定第二灵敏放大模块中第二存储单元和第三存储单元之间的逻辑运算方式；逻辑运算方式包括逻辑与运算和逻辑或运算。通过硬件的方式实现级联运算，无需对外进行数据交互，进而提高级联运算的计算能效。
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公开(公告)号：CN118159118A
公开(公告)日：2024-06-07
申请号：CN202410284152.2
申请日：2024-03-12
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种自整流隧道结器件的制造方法，可应用于存储器技术领域，该方法包括：提供薄膜结构；薄膜结构从下至上依次包括：衬底层、种子层、人工反铁磁钉扎层、耦合层、参考层、势垒层、自由层以及覆盖层；蚀刻薄膜结构至耦合层上方，得到隧道结结构；蚀刻隧道结结构至衬底层上方，得到底电极蚀刻结构；对底电极蚀刻结构填充底电极金属，得到自整流隧道结器件。如此，基于从下至上包括衬底层、种子层、人工反铁磁钉扎层、耦合层、参考层、势垒层、自由层以及覆盖层的薄膜结构进行蚀刻填充等工艺，使制备的自整流隧道结器件可以集成超高密度的存储器阵列，并自动规避电流串扰问题，从而提高了MRAM存储阵列的存储密度。
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公开(公告)号：CN118116429A
公开(公告)日：2024-05-31
申请号：CN202311701862.2
申请日：2023-12-11
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/16
Abstract: 一种字线控制电路及磁随机存取存储器。所述字线控制电路包括：控制电路，适于接收读写使能信号及行译码信号，并生成逻辑相反的第一升压控制信号及第二升压控制信号；升压电路，适于在进行不同操作时，基于所述第一升压控制信号及第二升压控制信号，调整所述第一输出端及第二输出端的电压。以及电压选择电路，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开。采用上述方案，可以避免影响数据正常写入并降低读操作功耗。
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公开(公告)号：CN118173144A
公开(公告)日：2024-06-11
申请号：CN202410346643.5
申请日：2024-03-25
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种实现同或逻辑运算的电路及系统，可应用于集成电路设计技术领域，该电路包括：第一存储单元以及第二存储单元；所述第一存储单元和所述第二存储单元串联；所述第一存储单元的输入电压和所述第二存储单元的输入电压互补。如此，利用两个晶体管栅极电压互补的存储单元串联来实现同或逻辑运算，从而只需要一条位线连接，两个存储单元初始化时也不需要独立写入，进而降低了电路的复杂度，提高了同或逻辑运算的电路的初始化效率。
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