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公开(公告)号：CN118899321A
公开(公告)日：2024-11-05
申请号：CN202410978471.3
申请日：2024-07-19
Applicant: 广东省大湾区集成电路与系统应用研究院 , 张江国家实验室
IPC: H01L27/12
Abstract: 本申请提供一种晶圆结构，包括衬底，以及衬底上的多个半导体器件组，每个半导体器件组包括至少一个半导体器件，半导体器件包括埋氧层、埋氧层上的沟道层和沟道层上的栅极结构，栅极结构包括从沟道层向上依次层叠的高k介质层、N型功函数层和金属间隙填充层，多个半导体器件组包括第一器件组和第二器件组，第一器件组和第二器件组中的半导体结构还包括P型功函数层。第一器件组中的半导体器件和第二器件组中的半导体器件中P型功函数层的厚度不同，和/或，第一器件组中的半导体器件和第二器件组中的半导体器件下方的衬底的掺杂状态不同，可以实现在同一晶圆上制造不同阈值电压的器件，易于实施，提高了器件的制造效率。
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公开(公告)号：CN115377006A
公开(公告)日：2022-11-22
申请号：CN202211290485.3
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238
Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。
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公开(公告)号：CN113963731A
公开(公告)日：2022-01-21
申请号：CN202111073927.4
申请日：2021-09-14
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明涉及一种存储器件的控制方法。该存储器件的控制方法包括：使所述存储器件工作在部分耗尽绝缘体上硅状态；于所述存储器件的控制栅施加第一控制电压，以使所述浮体区形成势阱；降低所述源区与所述次源区之间的势垒，向所述浮体区注入电子，使得所述浮体区的电势降低，执行写"1"操作；增加所述源区与所述次源区之间的势垒，使得所述浮体区的电势保持不变，执行写"0"操作。本发明提供的存储器件的控制方法，通过于源区与次源区间形成势垒结构，能够在不改变存储器件垂直结构的情况下，在同一存储器件中实现双存储位点，增加存储器件的存储位数。
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公开(公告)号：CN113658624A
公开(公告)日：2021-11-16
申请号：CN202111033172.5
申请日：2021-09-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种半导体存储器及存储器阵列，半导体存储器，包括：开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。
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公开(公告)号：CN112835556A
公开(公告)日：2021-05-25
申请号：CN202110117458.5
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: G06F7/58
Abstract: 本发明涉及PP板生产加工领域,公开了一种基于MTJ的真随机数发生器，包括至少一个逻辑单元，每个逻辑单元包括两个输入MTJ和一个输出MTJ，两个输入MTJ先并联，然后再与输出MTJ串联，再产生随机数前，使两个输入MTJ和输出MTJ的存储状态均为高阻态模式，确保电源在输出MTJ上的电压小于第一临界调控电压Vc1,在产生随机数时，改变两个输入MTJ中的至少一个输入MTJ的存储状态，使电源在输出MTJ上的电压大于第一临界调控电压Vc1，这样每当两输入MTJ中的一个存储状态发生变化时，输出MTJ的状态会随机想低阻态模式和高阻态模式变化，且概率均为二分之一，对输出MTJ的存储状态进行检测便可得到一位随机的二进制数据，整体结构简单，不用寻找随机变量。
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Patent Agency Ranking
公开(公告)号：CN115422871B
公开(公告)日：2023-03-24
申请号：CN202211290513.1
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/367
Abstract: 本申请公开了一种接触电阻率的提取方法，所述方法包括：基于矩形传输线模型拟合的关于第一电阻与两个接触孔间半导体长度之间的关系的第一曲线，获取半导体方阻的值；基于阶梯传输线模型拟合的关于第二电阻与阶梯区域长度之间的关系的第二曲线，计算金属方阻的值、接触电阻的值以及传输长度的值；阶梯传输线模型以阶梯区域电阻长度与半导体电阻长度之和不变的方式获得；根据半导体方阻的值、金属方阻的值、接触电阻的值以及传输长度的值，提取接触电阻率。阶梯传输线模型以改变阶梯区域电阻长度与半导体电阻长度的方式得到，降低LTLM结构对工艺窗口的要求。
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公开(公告)号：CN115377007A
公开(公告)日：2022-11-22
申请号：CN202211290882.0
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238 , H01L29/417 , H01L29/47
Abstract: 本申请公开了一种三维堆叠半导体器件的制造方法，可应用于半导体器件制造技术领域，该方法中，首先，提供包括垂直堆叠的第一器件结构和第二器件结构的衬底结构；然后，在第一器件结构和第二器件结构的源漏开孔内形成金属‑半导体化合物；接着，向金属‑半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子；最后，向掺杂杂质离子的源漏开孔内填充接触孔金属，形成金属互连线。由此，在三维堆叠半导体器件中构造肖特基源漏，从而不需要使高掺杂源漏与接触孔金属直接接触，也不需要实现突变的PN结，可以由肖特基势垒高度决定器件中的电流，实现了在三维堆叠半导体器件中获得较小的源漏电阻。
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公开(公告)号：CN112835556B
公开(公告)日：2024-01-16
申请号：CN202110117458.5
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: G06F7/58
Abstract: 本发明涉及PP板生产加工领域,公开了一种基于MTJ的真随机数发生器，包括至少一个逻辑单元，每个逻辑单元包括两个输入MTJ和一个输出MTJ，两个输入MTJ先并联，然后再与输出MTJ串联，再产生随机数前，使两个输入MTJ和输出MTJ的存储状态均为高阻态模式，确保电源在输出MTJ上的电压小于第一临界调控电压Vc1,在产生随机数时，改变两个输入MTJ中的至少一个输入MTJ的存储状态，使电源在输出MTJ上的电压大于第一临界调控电压Vc1，这样每当两输入MTJ中的一个存储状态发生变化时，输出MTJ的状态会随机想低阻态模式和高阻态模式变化，且概率均为二分之一，对输出MTJ的存储状态进行检测便可得到一位随机的二进制数据，整体结构简单，不用寻找随机变量。(56)对比文件陈惠明.磁性物理不可克隆函数与真随机数发生器设计及制备《.中国优秀硕士学位论文全文数据库 信息科技辑》.2020,(第03期),论文第4章.
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公开(公告)号：CN115377006B
公开(公告)日：2023-02-28
申请号：CN202211290485.3
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238
Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。
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公开(公告)号：CN115422871A
公开(公告)日：2022-12-02
申请号：CN202211290513.1
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/367
Abstract: 本申请公开了一种接触电阻率的提取方法，所述方法包括：基于矩形传输线模型拟合的关于第一电阻与两个接触孔间半导体长度之间的关系的第一曲线，获取半导体方阻的值；基于阶梯传输线模型拟合的关于第二电阻与阶梯区域长度之间的关系的第二曲线，计算金属方阻的值、接触电阻的值以及传输长度的值；阶梯传输线模型以阶梯区域电阻长度与半导体电阻长度之和不变的方式获得；根据半导体方阻的值、金属方阻的值、接触电阻的值以及传输长度的值，提取接触电阻率。阶梯传输线模型以改变阶梯区域电阻长度与半导体电阻长度的方式得到，降低LTLM结构对工艺窗口的要求。
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