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公开(公告)号：CN118259872A
公开(公告)日：2024-06-28
申请号：CN202410434049.1
申请日：2024-04-11
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种级联运算电路和运算器。电路包括：第一灵敏放大模块、复用模块和第二灵敏放大模块；其中，第一灵敏放大模块的输出端连接复用模块的控制端，复用模块的输出端连接第二灵敏放大模块的输入端；第一灵敏放大模块，用于根据第一灵敏放大模块中第一存储单元的电阻输出对应的第一信号；第一信号为数字信号；复用模块，用于根据第一信号输出对应的第二信号；第二信号为模拟信号；第二灵敏放大模块，用于根据第二信号确定第二灵敏放大模块中第二存储单元和第三存储单元之间的逻辑运算方式；逻辑运算方式包括逻辑与运算和逻辑或运算。通过硬件的方式实现级联运算，无需对外进行数据交互，进而提高级联运算的计算能效。
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公开(公告)号：CN118159118A
公开(公告)日：2024-06-07
申请号：CN202410284152.2
申请日：2024-03-12
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种自整流隧道结器件的制造方法，可应用于存储器技术领域，该方法包括：提供薄膜结构；薄膜结构从下至上依次包括：衬底层、种子层、人工反铁磁钉扎层、耦合层、参考层、势垒层、自由层以及覆盖层；蚀刻薄膜结构至耦合层上方，得到隧道结结构；蚀刻隧道结结构至衬底层上方，得到底电极蚀刻结构；对底电极蚀刻结构填充底电极金属，得到自整流隧道结器件。如此，基于从下至上包括衬底层、种子层、人工反铁磁钉扎层、耦合层、参考层、势垒层、自由层以及覆盖层的薄膜结构进行蚀刻填充等工艺，使制备的自整流隧道结器件可以集成超高密度的存储器阵列，并自动规避电流串扰问题，从而提高了MRAM存储阵列的存储密度。
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公开(公告)号：CN117979808A
公开(公告)日：2024-05-03
申请号：CN202410080823.3
申请日：2024-01-19
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明涉及半导体器件及其制造技术领域，尤其是涉及一种双钉扎层STT‑MRAM存储单元及其制备方法、磁性随机存储器和电子设备，包括自下而上依次设置在第一钉扎层、第一参考层、势垒层、自由层、间隔层、第二参考层和第二钉扎层；所述第一钉扎层和所述第二钉扎层均为由多层Co/Pt堆叠构成的pMTJ结反铁磁钉扎层；所述第一参考层和所述第二参考层的磁化方向相反。本发明基于上下双钉扎参考层的MTJ存储单元，不仅可提供双向自旋转移力矩作用，而且不会对TMR值造成影响，有效解决了STT‑MRAM高低阻态写入电流过大导致势垒层易击穿，从而使存储单元MTJ(磁性隧道结)擦写次数受限，极大影响MRAM使用寿命的问题。
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公开(公告)号：CN118312137A
公开(公告)日：2024-07-09
申请号：CN202410527350.7
申请日：2024-04-29
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种基于自旋轨道矩磁性隧道结的逻辑运算单元和方法。该逻辑运算单元包括：全耗尽型绝缘体FDSOI的MOS管与自旋轨道矩磁性隧道结SOTMTJ；FDSOI的MOS管的漏极与SOTMTJ的第一端串联，SOTMTJ的第二端接地；FDSOI的MOS管的栅极接入栅极电压；FDSOI的MOS管的源极接入源极电压、背栅极接入背栅极电压，以根据源极电压、背栅极电压以及初始阻态，调整SOTMTJ的阻态并作为逻辑运算结果。本申请利用了FDSOI的MOS管具有的背栅调控特性，不使用SOTMTJ的电控特性即可实现逻辑运算，不受由于制造差异化导致的电控特性具有较大分布的影响，更适用于大规模的集成使用。
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公开(公告)号：CN118298868A
公开(公告)日：2024-07-05
申请号：CN202410491344.0
申请日：2024-04-23
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/16 , G11C11/409
Abstract: 本申请公开了一种计算电路、自旋转移矩磁存储器及终端设备。该电路应用于STT‑MRAM，包括：计算电路包括控制单元和第一磁性隧道结MTJ逻辑单元；第一MTJ逻辑单元包括第一输入MTJ、第二输入MTJ和第一输出MTJ，第一输入MTJ和第二输入MTJ并联，且与第一输出MTJ串联；控制器，用于将第一输出MTJ初始化为高阻态；控制工作电压为满足第一条件的第一电压，以使第一输入MTJ或第二输入MTJ为低阻态，第一输出MTJ为低阻态，实现逻辑与操作；控制工作电压为满足第二条件的第二电压，以使第一输入MTJ和第二输入MTJ均为低阻态，第一输出MTJ为低阻态，实现逻辑或操作。如此可以减少片上资源消耗，降低能耗。
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Patent Agency Ranking
公开(公告)号：CN112835556A
公开(公告)日：2021-05-25
申请号：CN202110117458.5
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: G06F7/58
Abstract: 本发明涉及PP板生产加工领域,公开了一种基于MTJ的真随机数发生器，包括至少一个逻辑单元，每个逻辑单元包括两个输入MTJ和一个输出MTJ，两个输入MTJ先并联，然后再与输出MTJ串联，再产生随机数前，使两个输入MTJ和输出MTJ的存储状态均为高阻态模式，确保电源在输出MTJ上的电压小于第一临界调控电压Vc1,在产生随机数时，改变两个输入MTJ中的至少一个输入MTJ的存储状态，使电源在输出MTJ上的电压大于第一临界调控电压Vc1，这样每当两输入MTJ中的一个存储状态发生变化时，输出MTJ的状态会随机想低阻态模式和高阻态模式变化，且概率均为二分之一，对输出MTJ的存储状态进行检测便可得到一位随机的二进制数据，整体结构简单，不用寻找随机变量。
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公开(公告)号：CN112928206A
公开(公告)日：2021-06-08
申请号：CN202110118880.2
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及MTJ技术领域,公开了一种MTJ及其驱动方法和制作方法，该MTJ包括参考层，参考层的上表面设有势垒层，势垒层的上表面设有自由层，自由层的上表面设有阻变层，阻变层的上表面和参考层的下表面之间存在压降时，阻变层向自由层迁移氧离子，迁移到自由层的氧离子会和自由层的Fe和Co结合生成没有磁性的FeO和CoO氧化物，进而降低自由层的磁矩翻转电流，降低MTJ的写入功耗。
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公开(公告)号：CN118173144A
公开(公告)日：2024-06-11
申请号：CN202410346643.5
申请日：2024-03-25
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种实现同或逻辑运算的电路及系统，可应用于集成电路设计技术领域，该电路包括：第一存储单元以及第二存储单元；所述第一存储单元和所述第二存储单元串联；所述第一存储单元的输入电压和所述第二存储单元的输入电压互补。如此，利用两个晶体管栅极电压互补的存储单元串联来实现同或逻辑运算，从而只需要一条位线连接，两个存储单元初始化时也不需要独立写入，进而降低了电路的复杂度，提高了同或逻辑运算的电路的初始化效率。
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公开(公告)号：CN112835556B
公开(公告)日：2024-01-16
申请号：CN202110117458.5
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: G06F7/58
Abstract: 本发明涉及PP板生产加工领域,公开了一种基于MTJ的真随机数发生器，包括至少一个逻辑单元，每个逻辑单元包括两个输入MTJ和一个输出MTJ，两个输入MTJ先并联，然后再与输出MTJ串联，再产生随机数前，使两个输入MTJ和输出MTJ的存储状态均为高阻态模式，确保电源在输出MTJ上的电压小于第一临界调控电压Vc1,在产生随机数时，改变两个输入MTJ中的至少一个输入MTJ的存储状态，使电源在输出MTJ上的电压大于第一临界调控电压Vc1，这样每当两输入MTJ中的一个存储状态发生变化时，输出MTJ的状态会随机想低阻态模式和高阻态模式变化，且概率均为二分之一，对输出MTJ的存储状态进行检测便可得到一位随机的二进制数据，整体结构简单，不用寻找随机变量。(56)对比文件陈惠明.磁性物理不可克隆函数与真随机数发生器设计及制备《.中国优秀硕士学位论文全文数据库 信息科技辑》.2020,(第03期),论文第4章.
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公开(公告)号：CN112928206B
公开(公告)日：2022-08-19
申请号：CN202110118880.2
申请日：2021-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及MTJ技术领域,公开了一种MTJ及其驱动方法和制作方法，该MTJ包括参考层，参考层的上表面设有势垒层，势垒层的上表面设有自由层，自由层的上表面设有阻变层，阻变层的上表面和参考层的下表面之间存在压降时，阻变层向自由层迁移氧离子，迁移到自由层的氧离子会和自由层的Fe和Co结合生成没有磁性的FeO和CoO氧化物，进而降低自由层的磁矩翻转电流，降低MTJ的写入功耗。
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