公开(公告)号：CN109712957B

公开(公告)日：2022-12-16

申请号：CN201810211593.4

申请日：2018-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄致凡 ,  白志阳 ,  萧远洋 ,  萧琮介 ,  陈蕙祺 ,  陈殿豪 ,  陈燕铭

IPC: H01L23/522

Abstract: 提供金属‑绝缘层‑金属电容结构与其形成方法。金属‑绝缘层‑金属电容结构包括基板、底电极层、第一介电层、顶电极层、与第一介电间隔物。底电极层位于基板上。第一介电层位于底电极层上。顶电极层位于第一介电层上。第一介电间隔物位于底电极层其两侧的侧壁上。第一介电层具有第一介电常数。第一介电间隔物具有第二介电常数，且第二介电常数低于第一介电常数。

公开(公告)号：CN109712957A

公开(公告)日：2019-05-03

申请号：CN201810211593.4

申请日：2018-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄致凡 ,  白志阳 ,  萧远洋 ,  萧琮介 ,  陈蕙祺 ,  陈殿豪 ,  陈燕铭

IPC: H01L23/522

Abstract: 提供金属-绝缘层-金属电容结构与其形成方法。金属-绝缘层-金属电容结构包括基板、底电极层、第一介电层、顶电极层、与第一介电间隔物。底电极层位于基板上。第一介电层位于底电极层上。顶电极层位于第一介电层上。第一介电间隔物位于底电极层其两侧的侧壁上。第一介电层具有第一介电常数。第一介电间隔物具有第二介电常数，且第二介电常数低于第一介电常数。

公开(公告)号：CN103579123B

公开(公告)日：2017-06-09

申请号：CN201210518071.1

申请日：2012-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 丁裕伟 ,  黄国钦 ,  白志阳

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/792

CPC classification number: H01L27/11521 ,  H01L21/28282 ,  H01L29/42324 ,  H01L29/42344 ,  H01L29/42356 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明描述了一种形成存储器件的方法。该方法包括接收晶圆衬底，在该晶圆衬底上形成多晶硅堆叠图案，执行离子注入工艺，以在晶圆衬底中形成源极和漏极，在限定出的多晶硅堆叠图案中形成存储器栅极和控制栅极，以及在控制多晶硅堆叠图案中形成控制栅极。形成存储器栅极进一步包括实现存储器栅极凹部，以将存储器栅极埋置在氧化物层中。本发明还提供了一种形成嵌入式存储器件的方法。

公开(公告)号：CN101261955A

公开(公告)日：2008-09-10

申请号：CN200810081334.0

申请日：2008-02-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 白志阳 ,  江文铨 ,  喻中一 ,  杜友伦 ,  刘源鸿 ,  李祥帆 ,  王铨中

IPC: H01L21/768 ,  H01L21/8242 ,  H01L23/522 ,  H01L27/108

CPC classification number: H01L21/76877 ,  H01L21/76849 ,  H01L27/10855 ,  H01L27/10888

Abstract: 本发明提供一种嵌入式动态随机存取存储器(eDRAM)装置及其接触插塞的形成方法。该形成方法包括如下步骤：形成一介电层于一半导体基底上；形成一接触孔于该介电层中，以暴露出一部分的该半导体基底；沉积一钨材料层于该介电层上以填入该接触孔，其中形成一钨缝隙于该接触孔内的钨材料层中；实施一干式蚀刻制造工艺以移除该介电层的上表面的钨材料层，且凹陷该钨材料层于该接触孔中，以于该介电层的上表面下方，形成具一深度的凹陷区，因而形成一凹陷的钨插塞于该接触孔内；沉积一导电层于该介电层和该凹陷的钨插塞上，以填入该凹陷区；及移除该介电层的上表面的该导电层，以形成一导电插塞于该接触孔内的凹陷的钨插塞上。

公开(公告)号：CN101188238A

公开(公告)日：2008-05-28

申请号：CN200710193224.9

申请日：2007-11-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾国权 ,  丁国强 ,  王铨中 ,  蒋敏雄 ,  白志阳

IPC: H01L27/04 ,  H01L23/522 ,  H01L27/11 ,  H01L27/105

CPC classification number: H01L27/105 ,  H01L27/10894 ,  H01L27/11 ,  H01L27/1116

Abstract: 本发明提供一种新颖的系统单晶片结构、半导体元件及其制造方法。系统单芯片包括逻辑区、静态随机存取存储器区、及动态随机存取存储器区。动态随机存取存储器单元中的储存电容形成在金属－绝缘体－金属结构中的第一介电层中，其具有巨大的垂直表面积。形成在第一介电层的对接接点包括在静态随机存取存储器单元中接合至第一及第二导电区的底端部分与连接至第一金属层的垂直排列顶端部分。顶端部分具有实质上比底端部分更深的深度且实质上较小的尺寸。形成此系统单芯片结构不需增加复杂且有错误倾向的额外工艺于已知的CMOS工艺中，因此对整体系统单芯片的合格率的冲击很微小。

公开(公告)号：CN103383933A

公开(公告)日：2013-11-06

申请号：CN201210552090.6

申请日：2012-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 白志阳 ,  涂国基 ,  江文铨 ,  周仲彦

IPC: H01L23/522 ,  H01L27/06 ,  H01L21/02 ,  H01L21/822

CPC classification number: H01L28/91 ,  H01L21/76832 ,  H01L21/76879 ,  H01L21/76897 ,  H01L23/5223 ,  H01L23/5226 ,  H01L23/53295 ,  H01L27/108 ,  H01L27/1085 ,  H01L27/10855 ,  H01L27/10894 ,  H01L28/40 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体器件，包括半导体衬底，设置在半导体衬底中的隔离结构，设置在隔离结构上方的导电层，设置在隔离结构上方的电容器，该电容器包括顶部电极、底部电极以及设置在顶部电极和底部电极之间的电介质，并且第一接触件将导电层和底部电极电连接，底部电极大体接合在至少两个面上的第一接触件。本发明还公开了半导体器件的制造方法。

公开(公告)号：CN101188238B

公开(公告)日：2013-07-10

申请号：CN200710193224.9

申请日：2007-11-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾国权 ,  丁国强 ,  王铨中 ,  蒋敏雄 ,  白志阳

IPC: H01L27/04 ,  H01L23/522 ,  H01L27/11 ,  H01L27/105

CPC classification number: H01L27/105 ,  H01L27/10894 ,  H01L27/11 ,  H01L27/1116

Abstract: 本发明提供一种新颖的系统单晶片结构、半导体元件及其制造方法。系统单芯片包括逻辑区、静态随机存取存储器区、及动态随机存取存储器区。动态随机存取存储器单元中的储存电容形成在金属-绝缘体-金属结构中的第一介电层中，其具有巨大的垂直表面积。形成在第一介电层的对接接点包括在静态随机存取存储器单元中接合至第一及第二导电区的底端部分与连接至第一金属层的垂直排列顶端部分。顶端部分具有实质上比底端部分更深的深度且实质上较小的尺寸。形成此系统单芯片结构不需增加复杂且有错误倾向的额外工艺于已知的CMOS工艺中，因此对整体系统单芯片的合格率的冲击很微小。

公开(公告)号：CN103383933B

公开(公告)日：2016-04-20

申请号：CN201210552090.6

申请日：2012-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 白志阳 ,  涂国基 ,  江文铨 ,  周仲彦

IPC: H01L23/522 ,  H01L27/06 ,  H01L21/02 ,  H01L21/822

CPC classification number: H01L28/91 ,  H01L21/76832 ,  H01L21/76879 ,  H01L21/76897 ,  H01L23/5223 ,  H01L23/5226 ,  H01L23/53295 ,  H01L27/108 ,  H01L27/1085 ,  H01L27/10855 ,  H01L27/10894 ,  H01L28/40 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体器件，包括半导体衬底，设置在半导体衬底中的隔离结构，设置在隔离结构上方的导电层，设置在隔离结构上方的电容器，该电容器包括顶部电极、底部电极以及设置在顶部电极和底部电极之间的电介质，并且第一接触件将导电层和底部电极电连接，底部电极大体接合在至少两个面上的第一接触件。本发明还公开了半导体器件的制造方法。

公开(公告)号：CN103579123A

公开(公告)日：2014-02-12

申请号：CN201210518071.1

申请日：2012-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 丁裕伟 ,  黄国钦 ,  白志阳

IPC: H01L21/8247 ,  H01L21/336 ,  H01L21/28 ,  H01L29/788

CPC classification number: H01L27/11521 ,  H01L21/28282 ,  H01L29/42324 ,  H01L29/42344 ,  H01L29/42356 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明描述了一种形成存储器件的方法。该方法包括接收晶圆衬底，在该晶圆衬底上形成多晶硅堆叠图案，执行离子注入工艺，以在晶圆衬底中形成源极和漏极，在限定出的多晶硅堆叠图案中形成存储器栅极和控制栅极，以及在控制多晶硅堆叠图案中形成控制栅极。形成存储器栅极进一步包括实现存储器栅极凹部，以将存储器栅极埋置在氧化物层中。本发明还提供了一种形成嵌入式存储器件的方法。